KR960000517B1 - 출력버퍼의 정전기 보호회로 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 출려버퍼의 정전기 보호회로의 회로도.
제2도는 본 발명에 의한 출력패드 정전기 보호회로의 일 실시예에 따른 회로도.
제3도는 본 발명에 의한 출력패드 정전기 보호회로의 다른 실시예에 따른 회로도.
본 발명은 집적회로에 있어서 출력버퍼의 정전기 보호회로에 관한 것으로, 특히 정전기 방전에 대응하여 출력패드에 접속된 출력버퍼를 보호하기 위한 회로에 관한 것이다.
절연 게이트 트랜지스터(예를들어, p-채널 트랜지스터, n-채널 트랜지스터)의 게이트들은 ESD에 의해 손상받기 쉽기 때문에 현재 반도체 집적회로(integrated circuit : IC)에서 정전기 방전(electrostatic discharge : ESD)으로부터 입력회로들을 보호하기 위한 다양한 기술들이 발전해오고 있다.
이 입력회로들을 보호하기 위해서, 클램핑다이오드, 트랜지스터, 저항들의 조합이 출력패드와 입력게이트에 나타나는 전압을 리미터하기 위해 입력트랜지스터 사이에 사용되었다.
과거에는 입력게이트와 비교해서 저출력임피던스를 갖는 출력버퍼는 입력게이트보다 ESD 손상을 덜 받는다.
최근의 MOS 집적회로의 출력버퍼는 ESD 발생으로부터 손상을 받는다. 이는 출력버퍼가 게이트상에 금속규화물 접촉층과 소오스/드레인 확산된 영역을 갖기 때문이다.
C.Duvvury는 IEEE 국제 실제 물리학 심포지움(IEEE International Reliabilit y Physics Symposium)에서“ESD Phonomena and Protection Issues in CMOS Output Buffers(174~180페이지, 1987)”에 대해 발표하였다.
종래의 출력버퍼의 정전기 보호회로는 제1도에 도시된 바와같이 출력패드(9)에 소정범위 전압이내의 정전기가 발생되어도 p-채널 트랜지스터(3)와 n-채널 트랜지스터(4)로 되어 있는 출력버퍼의 출력드라이버(8)에 접속되어 있는 기생다이오드(5,6)에 의해서 보호되고 있다. 이 동작에 대해서는 후술하기로 한다.
여기서, p-채널 트랜지스터(1)와 n-채널 트랜지스터(2)로 되어 있는 출력버퍼의 입력드라이버(7)는 메인로직에 접속되어 있으며, 이 입력드라이버(7)의 출력단의 출력전압으로 p-채널 트랜지스터(3)와 n-채널 트랜지스터(4)의 공통 게이트를 구동하고 있다. 이 게이트 전압이 어떤 값(통상적으로“하이(1)”전압,“로우(0)”전압)이 되면 드레인과 소오스간에는 전류가 흐르기 시작하며 이때의 게이트전압을 소자 스레시홀드(threshold)전압이라고 정의하며, 이 게이트전압이 충분한 플러스 전압이 되면 게이트전극 바로 아래의 실리콘 표면이 N형화하여 전류경로(채널)가 생겨 n-채널 트랜지스터의 드레인-소오스간은 낮은 임피이던스가 되며, 이 게이트전압이 서브스트레이트 전극에 대해 충분한 마이너스전압이 되면 게이트 전극 바로 아래의 실리콘 표면이 P형화하여 전류경로가 생겨 p-채널 트랜지스터의 드레인-소스간에 전류가 흘러 낮은 임피이던스가 된다. 출력버퍼는 입력드라이버(7)과 출력드라이버(8)를 지칭하고 있다.
여기서, 출력패드(output pad)는 칩상에 패키지의 리이드 프레임(lead prame)에 연결되어 외부의 리이드선과 접속될 수 있도록 되어 있으며, 일명 출력단자(output terminal), 본드 패드(bond pad)라고도 한다.
또한 출력버퍼는 CMOS(Complementary Metal Oxide Semiconductor:상보형 금속산화막 반도체) 트랜지스터들로 구성되며, 인버터동작을 한다.
그러나, 출력패드(9)에 소정범위 이상의 큰 전전기가 인가되면 p-채널 트랜지스터(3)와 n-채널 트랜지스터(4)가 파괴된다. 통상 출력패드(9)에 구동전원전압의 3배 이상의 전압이 걸리면 출력드라이버(8)는 파괴된다.
이러한 소정범위이상의 정전기에 의해 출력버퍼가 파괴되는 과정을 아래 정전기 테스트 테이블 표 1을 참조하여 4가지 방법모드로 구분하여 설명하기로 한다.
[표 1]
첫번째, 출력패드(9)에 방법 1의 제1전원공급전압(VDD)의 정(+)전압을 가했을 때에는 기생다이오드(5)가 순방향이므로 p-채널 트랜지스터(3)와 n-채널 트랜지스터(4)는 파괴되지 않는다.
두번째, 출력패드(9)에 방법 2의 제1전원공급전압(VDD)의 부(-)전압을 가했을 때에는 기생다이오드(5)가 역방향이므로 정전기 통로가 생기지 않아서 출력드라이버(8)의 출력단 즉, p-채널 트랜지스터(3)의 소오스단과 제1전원공급전압(VDD)단자 사이에 큰 전위차가 생겨 p-채널 트랜지스터(3)가 정전기에 의해 파괴된다.
세번째, 출력패드(9)에 제2전원공급전압(VSS)의 정(+)전압을 가했을 때에는 기생다이오드(6)가 역방향이 되어 n-채널 트랜지스터(4)의 드레인단과 제2전원공급전압(VSS)단자 사이에 큰 전위차가 생겨 n-채널 트랜지스터(4)가 정전기에 의해 파괴된다.
네번째, 출력패드(9)에 제2전원공급전압(VSS)의 부(-)전압을 가했을 때에는 기생다이오드(6)가 순방향이므로 정전기 이동 통로가 생겨 n-채널 트랜지스터(6)가 정전기로부터 안전하다.
여기서, 제1전원공급전압(VDD)은 구동전압이며, 제2전원공급전압(VSS)은 접지전압이다.
따라서, 제1도에 도시된 종래의 출력버퍼의 정전기 보호회로는 위에서 열거한 네가지 방법중 두가지 방법 즉, 출력패드(9)에 제1전원공급전압(VDD)의 부(-)전압과 제2전원공급전압(VSS)의 정(+)전압형태의 정전기에 취약한 문제점이 있었다.
이러한 문제점을 보완하기 위하여 제1도에 도시된 회로에서 출력패드(9)의 입력단과 n-채널 트랜지스터(4)의 드레인단에 저항을 접속하여 ESD에 대응하는 출력버퍼의 정전기 보호회로는 미국특허 공고번호“미국특허공보 4,990,802”에 개시되어 있다.
그러나, 상술한“미국특허공보 4,990,802”에 개시된 회로는 임의의 정전기방전에 대응하기 위해서는 저항 값을 적절히 조절하여야 하는 불편함이 있었다.
또 다른 개선된 ESD 보호기능을 갖는 출력버퍼는 미국 특허 공고번호“미국특허공보 4,855,620”에 개시되어 있다.
상술한“미국특허공보 4,855,620”에 개시된 장치는 정원공급전압을 갖는 집적회로를 위한 출력버퍼에 있어서, 소오스단과 드레인단은 출력단과 기준공급단사이에 접속되고 게이트단은 입력신호를 수신하는 제1구동트랜지스터와, 상기 집적회로의 전원공급전압보다 큰 임계치전압을 갖으며 소오스단과 드레인단은 상기 제1구동트랜지스터의 게이트단과 기준공급단 사이에 접속되고 게이트단은 상기 출력단에 접속된 제1고임계치 트랜지스터로 되어 있다.
상술한 문제점을 극복하기 위하여, 본 발명의 목적은 출력패드에 접속된 출력버퍼에 과전압의 정전기가 가해졌을 때 출력버퍼가 파괴되는 것을 방지하기 위해 출력버퍼와 출력버퍼사이에 정전기 이동통로를 만들어 출력버퍼가 정전기로부터 파괴되는 것을 방지하는 출력버퍼의 정전기 보호회로를 제공하는데 있다.
상술한 목적을 달성하기 위하여, 본 발명에 의한 출력버퍼 정전기 보호회로는 출력패드와, 출력패드와 제1전원공급전압단에 접속된 p-채널 트랜지스터와, 출력패드와 제2전원공급전압단에 접속된 n-채널 트랜지스터로 되어 있는 출력버퍼를 구비한 집적회로에 있어서 : 상기 출력패드에 제1전원공급전압단에 접속된 n-채널 트랜지스터로 되어 있는 출력버퍼를 구비한 집적회로에 있어서 : 상기 출력패드에 제1전원공급전압 및 제2전원공급전압의 부전압형태의 정전기가 인가되면 상기 n-채널 트랜지스터를 도통시켤 제2전원전압공급단으로 바이패스시키고, 제1전원공급전압 및 제2전원공급전압의 정전압형태의 정전기가 인가되면 상기 p-채널트랜지스터를 도통시켜 제1전원전압공급단으로 바이패스시키는 정전기 보호수단을 포함함을 특징으로 한고 있다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 출력버퍼의 정전기 보호회로의 바람직한 실시예를 설명하기 한다.
제2도는 본 발명에 의한 출력버퍼의 정전기 보호회로의 일실시예에 따른 회로도이다.
본 발명의 구성은, p-채널 트랜지스터(13)의 드레인단은 금속도체인 제1전원공급전압(VDD)도체에 접속되고, 소오스단은 n-채널 트랜지스터(14)의 드레인단에 직렬로 접속되며, n-채널의 소오스단은 금속도체인 제2전원공급전압(VSS)도체에 접속되어 있는 출력드라이버(18), 출력버퍼(18)와 동일한 CMOS구성을 갖으며, 게이트단이 메인로직(Main Logic)에 접속되어 있으며, 출력단은 출력버퍼(18)의 게이트단에 접속되어 있는 입력드라이버(17)로 되어 있는 출력버퍼와, 캐소드단은 p-채널 트랜지스터(13)의 드레인단에, 애노드단은 p-채널 트랜지스터(13)의 소오스단에 접속되어 제1전원공급전압의 정전압을 클램핑(clamping)하는 제1기생다이오드(15)와, 캐소드단은 n-채널 트랜지스터(14)의 드레인단에, 애노드단은 n-채널 트랜지스터(14)의 소오스단에 접속되어 제2전원공급전압의 부전압을 클램핑하는 제2기생다이오드(16)와, 출력버퍼(18)의 출력단에 접속된 출력패드(30)와, 캐소드단은 제1전원공급전원(V DD)에 접속되고, 애노드단은 출력패드(30)에 접속된 제1다이오드(21), 캐소다단은 출력패드(30)에 접속되고, 애노드단은 제2전원공급전원(VSS)도체에 접속된 제2다이오드(22), 출력패드(30)의 입력단에 접속된 저항(23), 게이트단은 저항(23)의 타단에 접속되고 드레인단은 제1전원공급전압(VDD)도체에 접속된 p-채널 트랜지스터(24), 게이트단은 저항(23)의 타단에 접속되고 드레인단은 p-채널 트랜지스터(24)의 소오스단에 직렬로 접속되며 소오스단은 제2전원공급전압(VSS)도체에 접속된 n-채널 트랜지스터(25)로 되어 있으며, p-채널 트랜지스터(24) 및 n-채널 트랜지스터(25)의 공통출력단은 출력버퍼(18)의 입력단에 접속되어 있는 CMOS(26)로 구성되는 정전기 보호수단(20)으로 되어 있다.
이어서, 본 발명에 의한 출력버퍼의 정전기 보호회로의 동작에 대해 상술한 (표 1)에 도시된 네가지 정전기 테스트방법으로 구분하여 설명하기로 한다.
첫번째, 출력패드(30)에 방법 1에 있는 제1전원공급전압(VDD)의 정(+)전압을 가해진 경우 제1기생다이오드(15)가 순방향이 되고, 동시에 n-채널 트랜지스터(2 5)는“도통”된다. n-채널 트랜지스터(25)가“도통”됨에 따라 제1공급전원전압(V DD)단과 출력단이 낮은 임피던스가 되어 출력단으로“로우”신호가 출력되어 출력드라이버(18)의 p-채널 트랜지스터(13)를“도통”시키게 된다.
출력패드(30)에 있는 정(＋)전압이 p-채널 트랜지스터(13)와 제1기생다이오드(15)가 정전기 이동 통로를 만들어 주므로 이 통로를 통해 제1전원공급전압(VDD)도체로 흘러나가게 되어 모든 소자를 보호해 준다.
두번째, 출력패드(30)에 방법 2에 있는 제1전원공급전압(VDD)의 부(-)전압이 가해진 경우 제1기생다이오드(15)는 역방향이 되어 p-채널 트랜지스터(13)의 소오스단과 제1전원공븝전압(VDD)도체 사이에 큰 전위차가 생겨 소자(13)가 파괴위험이 있으나 이 순간 p-채널 트랜지스터(24)가“도통”된다. p-채널 트랜지스터(24)가 “도통”됨에 따라 출력드라이버(18)의 n-채널 트랜지스터(14)가“도통”된다.
따라서, 출력패드(30)에 있는 제1전원공급전압(VDD)의 부(-)전압은 p-채널 트랜지스터(24) 및 n-채널 트랜지스터(14)를 통해 제2전원공급전압(VSS)도체로 흘러 나가게 되어 모든 소자를 보호하게 된다.
세번째, 출력패드(30)에 방법 3에 있는 제2전원공급전압(VSS)의 정(+)전압을 가했을 경우 제2기생다이오드(16)가 역방향이 되어 n-채널 트랜지스터(14)의 드레인단(출력드라이버(18)의 출력단)과 n-채널트랜지스터(14)의 소오스단 사이에 큰 전위차가 생겨 p-채널 및 n-트랜지스터(13,14)가 파괴위험에 있으나 이 순간 n-채널 트랜지스터(25)가“도통”된다.
n-채널 트랜지스터(25)가“도통”됨에 따라 출력단과 제2전원공급전압(VSS )단이 낮은 임피던스로 되어 CMOS(26)의 출력은“하이”가 되어 출력드라이버(18)의 p-채널 트랜지스터(13)가“도통”된다.
출력패드(30)에 공급되는 제2전원공급전압(VSS)의 정(+)전압은 n-채널 트랜지스터(25)의 및 p-채널 트랜지스터(13)를 통해 제2전원공급전압도체(VDD)로 흘려 보내어 모든 소자를 정전기로부터 보호하게된다.
네번째, 출력패드에 방법 4에 있는 제2전원공급전압(VSS)의 부(-)전압을 가했을 경우 제2기생다이오드(16)는 순방향이 되고 이 순간 p-채널 트랜지스터(24)가“도통”되며 동시에 출력드라이버(18)의 n-채널 트랜지스터(14)가“도통”되어 출력패드(30)에 유입되는 제2전원공급전압(VSS)의 부(-)전압을 출력드라이버(18)의 n-채널 트랜지스터(14)와 기생다이오드(16)를 통해 전류통로를 형성하여 제2전원공급전압(VSS)도체로 흘러 나가게 되어 모든 소자를 정전기로부터 보호하게 된다.
출력패드(30)의 입력단에 접속된 저항(23)은 출력패드(30)에 높은 전압이 인가될 시 CMOS(26) p-채널 트랜지스터(24)와 n-채널 트랜지스터(25)의 게이트단에 그대로 가해지면 게이트가 파괴될 위험이 있으므로 입력전류를 억제하는 안정저항이다.
여기서, 버퍼(17)의 CMOS의 사이즈는 CMOS(26)보다 트랜지스터의 사이즈가 커야 하며, 약 2배정도 크도록 트랜지스터의 폭을 조절하여 설계한다.
이는 정상동작시에는 정전기 보호수단(20)이 동작하지 않게 하기 위해서이다.
제3도는 본 발명에 의한 출력버퍼의 정전기 보호회로의 다른 실시예에 따른 회로도이다.
제3도에 의한 구성은 제2도와 비교해 볼 때, 출력드라이버(38)의 p-채널 트랜지스터(35) 및 n-채널 트랜지스터(36)의 각 게이트단은 게이트단들이 메인 로직에 접속되어 있는 CMOS(37) 및 CMOS(38)의 출력단에 각각 접속되는 점외는 동일하게 구성된다.
제3도에 도시된 본 발명에 의한 출력버퍼의 정전기 보호회로의 다른 실시예는 출력패드(50)에 어떠한 정전기를 가하여도 출력드라이버(39)의 게이트단과 출력패드 (50)의 입력단에 피드백 루프를 형성시켜 정전기 보호수단(40)을 구성하여 출력드라이버(39)의 p-채널 트랜지스터(35) 및 n-채널 트랜지스터(36)가 어떠한 정전기를 가하는 경우라도 통로가 만들어져 정전기로부터 출력패드를 보호하는 역할을 한다.
이상으로 상술한 바와 같이, 본 발명에 의한 출력버퍼의 정전기보호회로는 반도체 칩의 집적회로에 있어서 정전기로 인한 출력버퍼의 파괴를 줄일 수 있어서 반도체 칩의 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (2)
- 전원을 받는 드레인과 주 로직에 연결된 게이트를 갖는 제1P-채널 트랜지스터와, 상기 제1P-채널 트랜지스터의 소스와 연결되는 드레인과 접지되는 소스와 상기 제1P-채널 트랜지스터의 게이스에 연결되는 게이트를 갖는 제1N-채널 트랜지스터를 구비하는 입력버퍼; 및 상기 전원을 받는 드레인과 상기 제1P-채널 트랜지스터의 소스와 연결되는 게이트와 출력패드의 입력단과 연결되는 소스를 갖는 제2P-채널트랜지스터와, 상기 제2P-채널 트랜지스터의 게이트 및 소스와 각각 연결되는 게이트 및 드레인과 접지되는 소스를 갖는 제2N-채널 트랜지스터를 구비하는 출력버퍼를 구비하는 정전기 보호회로에 있어서, 상기 전원을 받는 드레인과 상기 제1P-채널 트랜지스터의 소스와 연결되는 소스를 갖는 제3P-채널 트랜지스터 ; 상기 제3P-채널 트랜지스터의 소스 및 게이트와 각각 연결되는 드레인 및 게이트와, 접지되는소스를 갖는 제3N-채널 트랜지스터 ; 및 상기 제3P-채널 트랜지스터의 게이트와 상기 출력패드의 입력단 사이에 연결되는 저항을 구비하는 것을 특징으로 하는 출력버퍼의 정전기 보호회로.
- 제1항에 있어서, 상기 제3P-채널 트랜지스터 및 상기 제3N-채널 트랜지스터의 사이즈는 상기 제1P-채널 트랜지스터 및 상기 제1N-채널 트랜지스터의 사이즈보다 작은 것을 특징으로 하는 정전기 보호회로.
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