JPH1050932A - 半導体装置 - Google Patents

半導体装置

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JPH1050932A
JPH1050932A JP8203441A JP20344196A JPH1050932A JP H1050932 A JPH1050932 A JP H1050932A JP 8203441 A JP8203441 A JP 8203441A JP 20344196 A JP20344196 A JP 20344196A JP H1050932 A JPH1050932 A JP H1050932A
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Abstract

(57)【要約】 【課題】ラッチアップ耐量を低下させずに、静電破壊耐
量を向上させる。 【解決手段】チップ上の全ての端子は保護素子によって
共通配線に接続されている。保護素子はクランプ素子と
ダイオードの並列素子からなる。接地端子（ＧＮＤ端
子）に接続されているクランプ素子はクランプ電圧がＶ
ｃ１のサイリスタ素子であり、接地端子以外の端子のク
ランプ素子は、クランプ電圧がＶｃ２であるバイポーラ
素子を使用している。Ｖｃ１＜Ｖｃ２、Ｖｃｃ（電源電
圧）＜Ｖｃ２の関係を満たしている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、高い信頼性を有する静電保護回路に関する。
【０００２】
【従来の技術】従来の静電保護回路の例を図８〜図１３
を用いて説明する。図８は、本発明の発明者によって提
案された静電保護回路で、半導体チップ上に共通配線を
用意し、電源パッドや入出力パッドなどすべてのパッド
と共通配線との間を寄生バイポーラ素子とダイオード素
子の並列回路で接続する構成を有している。このような
構成による静電保護回路は、どのようなパッドの組み合
わせにおいても、また正負どちらの印加モードにおいて
も、全く等価な放電経路が確保でき、高い信頼度のある
静電保護回路を容易に提供できるものである。図８を用
いて動作について具体的に説明する。
【０００３】図８において、電源（Ｖｄｄ）端子、接地
（ＧＮＤ）端子を含む全ての端子は保護素子すなわち、
バイポーラ素子とダイオードの並列素子によって共通配
線に接続されている。今、ＧＮＤ端子を規準にして入力
端子に正極の静電パルスが印加されたとすると、放電経
路は、入力端子→入力端子のバイポーラ素子→共通配線
→ＧＮＤ端子のダイオード→ＧＮＤ端子となり、この経
路を電流が流れ、内部回路を保護する。また、ＧＮＤ端
子を規準にして入力端子に負の静電パルスが印加された
場合は、電流はＧＮＤ端子→ＧＮＤ端子のバイポーラ素
子→共通配線→入力端子のダイオード→入力端子の経路
で流れ、内部回路を保護する。
【０００４】図１１は、特開平２−１１９１６９で公開
されている従来技術であるが、各端子をサイリスタとダ
イオードの並列素子で共通配線に接続している例であ
る。この場合も、例えばピン１を規準にして、ピン２に
正極の静電パルスを印加した場合、ピン１→ピン１のサ
イリスタ→共通配線→ピン２のダイオード→ピン２の経
路で放電パスが形成され、負極の静電パルスを印加した
場合は、ピン２→ピン２のサイリスタ→共通配線→ピン
１のダイオード→ピン１の経路で放電電流が流れ、内部
回路は保護される。
【０００５】
【発明が解決しようとする課題】図９は、図８の従来例
において、内部回路のインピーダンスが無限大の場合、
つまり、端子に保護素子と共通配線のみが接続されてい
る場合の接地端子と他の端子間のＩ−Ｖ特性を示してい
る。接地端子と他の端子の間に過電圧が加わり、電圧が
Ｖｔｐ（負の過電圧の場合はＶｔｍ）に達すると、トリ
ガー電流が保護素子に流れはじめ、ある程度の電流が流
れるとバイポーラ素子が動作し電圧を一定電圧Ｖｓｂｐ
（Ｖｓｂｍ）にクランプする。この場合、過電圧が正極
の場合も負極の場合も、バイポーラ素子とダイオードを
経由する経路でながれるため、寄生抵抗を無視すれば、
Ｖｓｂｐ＝｜Ｖｓｂｍ｜＝Ｖｃ＋Ｖｂｉと表せる。
【０００６】ここでＶｃは、バイポーラ素子のクランプ
電圧、Ｖｂｉはダイオードのビルトイン電圧である。例
えば、バイポーラ素子が０．６μルールのＭＯＳＬＳＩ
プロセスで製造された寄生バイポーラトランジスタの場
合Ｖｃは約７Ｖであり、Ｖｂいは約０．９Ｖであること
から、Ｖｓｂｐ及び｜Ｖｓｂｍ｜は約８Ｖである。この
ように、端子に内部回路が接続されていない場合、保護
回路は完全に対称に動作し、理想的に働く。
【０００７】しかし、実際は、内部回路のインピーダン
スが図１０のような特性をもつ場合があり、保護性が悪
化することがある。以下にこれを詳しく説明する。
【０００８】図１０は接地端子に対して、他の端子（電
源端子を含む）に電圧を印加した場合の内部回路のＩ−
Ｖ特性を示している。接地端子に対し正極の電圧が他の
端子に印加された場合、内部回路のインピーダンスは高
く電流はほとんど流れない。従って、前述のように保護
素子にまず電流が流れ始め、これがトリガー電流となり
バイポーラ素子が動作し、電圧をクランプし、ほとんど
の電流が保護素子と共通配線をながれ、内部回路は保護
される。
【０００９】一方、接地端子に対して、負の電圧が内部
回路に印加されると、図１０に示す様に、内部回路のイ
ンピーダンスが低い場合があり、保護素子が動作状態に
入っても、クランプ電圧の絶対値｜Ｖｓｂｍ｜が大きす
ぎるために、内部回路に多くの電流が流れてしまう。こ
の電流が内部回路の小さい領域に集中した場合、素子の
破壊にいたる。さらに、内部回路のインピーダンスが低
いため、保護素子に十分なトリガー電流が流れずバイポ
ーラ素子が動作しない場合もある。
【００１０】結局、図８に示す従来の保護回路は接地端
子に対し、他の端子に負極の過電圧が印加された場合、
内部回路の構成によっては、十分な保護性能が得られな
いことがあるという問題点がある。
【００１１】次に、図１３を参照し、具体的な回路例を
挙げ、説明する。
【００１２】図１３は、図８の内部回路について一例を
示したものである。
【００１３】Ｐ型ＭＯＳトランジスタＴP1とＮ型ＭＯＳ
トランジスタＴN1とでインバーターＩnv．１を構成し、
同様にＴP2，ＴN1とでインバーターＩnv．２が構成さ
れ、Ｉnv．１の入力は、配線マスタースライスＳＷによ
って、内部信号φと、接地（ＧＮＤ）固定を選択できる
ようになされている。
【００１４】たとえば、前述のような不具合が生じるの
は、配線マスタースライスＳＷを接地（ＧＮＤ）固定し
た場合の例である。この場合、ＧＮＤ端子に、Ｖｄｄ端
子に対して正の電圧を印加すると、Ｎ型ＭＯＳトランジ
スタＴN1は、導通状態となり、さらに、Ｐ型ＭＯＳトラ
ンジスタのソース・ドレイン領域を構成するＰ+ 不純物
拡散層とたとえばＮウェルとのＰＮ接合（ダイオードＤ
S ）が順方向バイアス状態となり、Ｎウェルを経て、Ｖ
ｄｄ端子へ電流が流れる。この場合、たとえば、Ｎ型Ｍ
ＯＳトランジスタＴN1のしきい値を０．７Ｖとすると、
ダイオードＤSのビルトイン電圧０．９Ｖであるから、
図１０における電流の立ち上がる電圧（しきい値）は、
約１．６Ｖとなる。
【００１５】クランプ回路のしきい値は、通常Ｎ+ 不純
物拡散層のブレイクダウン電圧で決定されるので約１４
Ｖ前後であるので、ＧＮＤ端子に正のサージ電圧が印加
された場合、インバーターＩnv．１に大きな電流が流れ
ることになり、接合の劣化を引きおこしたり、ゲート絶
縁膜の破壊につながることがある。
【００１６】以上は、一例であるが、内部回路の破壊に
至るか否かについては、回路構成の要素の寄与が最も大
きいが、さらには、放電経路となる各素子のディメンジ
ョンやレイアウトたとえば、素子形状、配線インピーダ
ンスなどに依存し、電流の大きさ、電流集中の度合によ
って決まる。
【００１７】次に、図１１で示した保護回路について述
べる。図１２は、図１１の保護回路の内部インピーダン
スが無限大の場合の任意のピン間のＩ−Ｖ特性を示して
いる。クランプ電圧Ｖｓｂｐは図８の場合と同様、Ｖｓ
ｂｐ＝｜Ｖｓｂｍ｜＝Ｖｃ＋Ｖｂｉと表されるがこの場
合はクランプ素子にサイリスタを用いているため、Ｖｃ
がバイポーラ素子を用いた図８の例に比べ低く、１．５
Ｖ程度である。従って、Ｖｓｂｐ＝｜Ｖｓｂｍ｜＝１．
５Ｖ＋０．９Ｖ＝２．４Ｖ程度となる。この保護回路の
問題点は、Ｖｓｂｐが低いため、通常使用時に、何らか
の原因、例えば、電源ノイズ等で電源端子の保護サイリ
スタ素子が動作した場合、電源端子から接地端子に多量
の電流が流れ、電源電圧をＶｓｂｐすなわち約２．４Ｖ
以下に下げるまで、この電流が流れ続け、（いわゆる、
ラッチアップ現象）最悪の場合、素子の破壊を引き起こ
すおそれがあることである。
【００１８】
【課題を解決するための手段】本発明は、静電気によ
り、サージ電圧がかかる可能性のある２節点間の内部回
路が本来比較的低いしきい値を有する回路構成である場
合、この２節点間に内部回路と並列にさらに低いしきい
値を有するクランプ回路を設置するものである。基本的
概念図を図１ａに示す。特に、ＧＮＤ端子に保護素子を
設ける構成をとる場合は、この保護素子の少なくとも１
つはしきい値もしくは、クランプ電圧を他の保護素子よ
りも低く設定し、かつ内部回路よりも低く設定するもの
である。
【００１９】
【発明の実施の形態】図１は本発明の１実施例の回路
図、図２は保護回路の特性、図７はその基本概念図を示
している。第１の節点である接地端子は、サイリスタ素
子とダイオードの並列素子によって共通配線に接続され
ており、他の端子例えば第２の節点であるＶｄｄ端子は
バイポーラ素子とダイオードの並列素子によって共通配
線に接続されている。それぞれの端子は内部回路に接続
されている。共通配線は、この実施例の場合、タングス
テン配線で形成され、基板に接続されている。さらに、
基板の電位は接地電位ではなく、ＢＢＧ（Ｂａｃｋ Ｂ
ｉａｓ Ｇｅｎｅｒａｔｏｒ）回路に接続され、負の電
圧（例えば−１．５Ｖ）にバイアスされている。このよ
うに基板を負の電位にすることは、例えばＤＲＡＭなど
のＬＳＩで使用される場合が多い。接地端子に対し、他
の端子に電圧がかかった場合で保護素子が無い場合の内
部回路の特性は従来例で説明したのと同様に図３のよう
になる。従って接地端子に対し他の端子、例えば入力端
子に正極の過電圧が印加された場合、内部回路にはほと
んど電流が流れず、入力端子に接続された保護素子に電
流が流れ始め、これがトリガーとなり、入力端子のクラ
ンプ素子、つまりバイポーラ素子が動作し、電圧をＶｓ
ｂｐにクランプする。この場合、電流の経路は入力端子
→入力端子のクランプ素子→共通配線→接地端子のダイ
オード→接地端子であり、共通配線の抵抗を無視すれ
ば、Ｖｓｂｐ＝Ｖｃ＋Ｖｂｉ＝７Ｖ＋０．９Ｖ＝８Ｖ程
度となる。一方接地端子に対して、入力端子に負の過電
圧が印加された場合、内部回路のインピーダンスは低
く、ある程度電流が流れるが、接地端子の保護ダイオー
ドにも過渡的に高電圧がかかりそれがトリガとなって接
地端子のクランプ素子すなわちサイリスタ素子が導通状
態となって、電圧をＶｓｂｍにクランプする。このとき
放電電流は、接地端子→接地端子のサイリスタ素子→共
通配線→入力端子のダイオード→入力端子と流れること
になる。Ｖｓｂｍは、｜Ｖｓｂｍ｜＝Ｖｃ（サイリス
タ）＋Ｖｂｉ＝１．５Ｖ＋０．９Ｖ＝２．４Ｖとなる。
内部回路にかかる電圧がこの電圧にクランプされるた
め、内部回路に流れる電流は著しく制限され、保護性が
良好となる。
【００２０】本発明では、接地端子のクランプ素子にの
みクランプ電圧が低いサイリスタ素子を使用しており、
他の端子にはクランプ電圧が高いバイポーラ素子を使用
し、Ｖｓｂｐが電源電圧よりも高く設定されている。従
って、従来例で述べたような問題つまり、通常使用状態
で、ノイズ等の原因で電源端子または、高い電圧がかか
っている端子のクランプ素子が誤動作する問題がおこる
ことはない。仮に過渡的にクランプ素子が誤動作を開始
したとしても、端子にかかっているＤＣ電圧はＶｓｂｐ
よりも低く設定されているため、クランプ素子の動作が
持続することはない。
【００２１】図４は本発明の第２の実施例の回路図であ
る。前述の実施例との相違点は、クランプ素子であるサ
イリスタ素子に並列に逆方向耐圧が低い（この場合３
Ｖ）ダイオードＺが入っている点である。この場合の保
護回路のＩ−Ｖ特性は図５のようになる。Ｇｎｄ端子を
規準にして他の端子に負極の静電パルスが印加された場
合、まずダイオードＺがＶｔｐｍでブレイクダウンす
る、この電流がトリガーとなりサイリスタが導通し、電
圧をクランプする。Ｖｔｐｍの値が小さいので、内部回
路に多くの電流が流れないうちにサイリスタを確実に導
通状態にすることができる。
【００２２】さらに、図１３のように、ＧＮＤ端子から
Ｖｄｄ端子へ向かって比較的低いしきい値電圧で電流が
流れる内部回路を有する場合、図６に示すようにさらに
低いしきい値を有するクランプ素子、ここでは、ゲート
とドレインとが接続されたＮ型ＭＯＳトランジスタＴN3
が並列に接続されている。また、この場合、問題となる
内部回路、ここではインバーターＩnv．１に隣接するよ
うに、クランプ素子ＴN3をレイアウトすることにより、
確実にクランプ素子ＴN3を動作させることができる。こ
れは、特に配線インピーダンスなどをそろえることがで
きるためである。
【００２３】
【発明の効果】以上説明したように、本発明による半導
体装置は、ラッチアップ耐量を低下させることなく高い
静電破壊耐量を得ることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例の回路図
【図２】本発明の実施例の保護回路のＩ−Ｖ特性図
【図３】本発明の実施例の内部回路のＩ−Ｖ特性図
【図４】本発明の第２の実施例の回路図
【図５】図４の保護回路のＩ−Ｖ特性図
【図６】本発明の実施例の回路図
【図７】本発明の基本概念図
【図８】従来技術の回路図
【図９】図８の保護回路のＩ−Ｖ特性図
【図１０】図８の内部回路のＩ−Ｖ特性図
【図１１】従来技術２の回路図
【図１２】図１１の保護回路のＩ−Ｖ特性図

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 第１、第２の節点を有する半導体装置に
    おいて、前記第１、第２の節点間に接続された、内部回
    路と、前記第１、第２の節点間に前記内部回路と並列接
    続されたクランプ回路を有し、前記クランプ回路のしき
    い値で電圧が、前記内部回路の第１、第２節点における
    しきい値電圧より低く設定されていることを特徴とする
    半導体装置。
  2. 【請求項２】 第１、第２の節点を有する半導体装置に
    おいて、前記第１、第２の節点間に接続された内部回路
    と、前記第１、第２の節点間に前記内部回路と並列接続
    されたクランプ回路を有し、前記クランプ回路のクラン
    プ電圧が、前記内部回路の第１、第２節点におけるしき
    い値電圧より低く設定されていることを特徴とする半導
    体装置。
  3. 【請求項３】 前記クランプ回路は、ゲート電極と、ソ
    ース・ドレインのどちらか一方とが接続されたＭＩＳト
    ランジスタを含むことを特徴とする請求項１又は２記載
    の半導体装置。
  4. 【請求項４】 前記クランプ回路は、サイリスタを含む
    ことを特徴とする請求項１又は２記載の半導体装置。
  5. 【請求項５】 前記第１、第２の節点は、外部端子に接
    続されていることを特徴とする請求項１又は２記載の半
    導体装置。
  6. 【請求項６】 接地端子を含む外部端子がそれぞれ保護
    回路を介して共通配線に接続され、前記保護回路は、ク
    ランプ素子とダイオードの並列回路で構成された半導体
    装置において、接地端子以外の端子に接続された前記ク
    ランプ素子のクランプ電圧は、電源電圧より高く、接地
    端子に接続された少なくとも１つの前記クランプ素子の
    クランプ電圧は、接地端子以外の端子に接続された前記
    クランプ素子のクランプ電圧よりも低く設定されたこと
    を特徴とする半導体装置。
  7. 【請求項７】 前記接地端子に接続されたクランプ素子
    はサイリスタであり、前記接地端子以外の端子に接続さ
    れたクランプ素子はバイポーラであることを特徴とする
    請求項６記載の半導体装置。
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