JPH0439784B2 - - Google Patents

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JPH0439784B2
JPH0439784B2 JP59500432A JP50043284A JPH0439784B2 JP H0439784 B2 JPH0439784 B2 JP H0439784B2 JP 59500432 A JP59500432 A JP 59500432A JP 50043284 A JP50043284 A JP 50043284A JP H0439784 B2 JPH0439784 B2 JP H0439784B2
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bias voltage
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/205—Substrate bias-voltage generators

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  • General Physics & Mathematics (AREA)
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  • Automation & Control Theory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
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Description

請求の範囲 １ 共通の基板上に１緒に形成され、基板はそこ
に電圧を印加し、他方、前記基板上の半導体デバ
イスは、電源電圧を印加されることを保証するバ
イアス電圧制御回路を具える集積回路にして、 バイアス電圧源および電源電圧源を基板に与え
る手段と、 前記バイアス電圧が存在する場合には前記バイ
アス電圧を前記基板に結合させる第１手段と、 前記バイアス電圧が存在しない場合には前記電
源電圧を前記基板に結合させる第２手段と、を具
える基板バイアス制御回路。
２ 前記バイアス電圧が存在しない場合には、前
記のバイアス電圧を与える手段を前記基板から減
結合させる手段を更に含む前記請求の範囲第１項
の集積回路。
３ 前記第２結合手段は、更に、 前記バイアス電圧が存在し前記電源電圧以下で
１つのＰチヤネルしきい値より高い値を有する場
合に、前記の電源電圧を与える手段を前記基板か
ら減結合させる手段を具える前記請求の範囲第１
項記載の集積回路。
４ 前記バイアス電圧は、前記電源電圧以下で１
つのＰチヤネルしきい値より高い前記請求の範囲
第１項記載の集積回路。
５ 集積回路基板は、電圧をそこに印加し、他
方、 前記基板上の半導体デバイスは、電源電圧をそ
こに印加することを保証する方法にして、 バイアス電圧源および電源電圧源を基板に与え
るステツプと、 前記バイアス電圧が存在する場合には第１に前
記バイアス電圧を前記基板に結合させるステツプ
と、 第２に、前記バイアス電圧が存在しない場合に
は前記電源電圧を前記基板に結合させるステツプ
と、を具える基板バイアス制御方法。
６ 前記バイアス電圧が存在しない場合には前記
基板から前記バイアス電圧を減結合させるステツ
プを更に含む前記請求の範囲第５項の方法。
７ 前記バイアス電圧が存在する場合には前記基
板から前記電源電圧を減結合させるステツプを更
に含む前記請求の範囲第５項の方法。
８ 基板バイアスバスを回路接地（circuit
ground）に接続させ、その第１入力を電源電圧
バスに接続させている第１スイツチング手段と、 前記電源電圧バスと前記回路接地との間に接続
され、その入力ノードを前記基板バイアス電圧バ
スおよびその出力ノードに接続させているインバ
ータ手段と、 前記電源電圧バスおよび基板バイアス電圧バス
をそれぞれ基板接点に結合させる第２および第３
スイツチング手段とを含み、 前記第２スイツチング手段はその第２入力を前
記基板バイアス電圧バスに接続させ、前記第３ス
イツチング手段はその第３入力を前記出力ノード
に接続させている、 基板バイアス電圧制御回路。
９ 前記第１、第２および第３スイツチング手段
はMOSトランジスタを含む前記請求の範囲第８
項の基板バイアス電圧制御回路。
１０ 前記第１スイツチング手段はＮチヤネルデ
バイスを含み、前記第２および第３スイツチング
手段はＰチヤネルデバイスを含み、前記インバー
タ手段はCMOSインバータを含む前記請求の範
囲第９項の基板バイアス電圧制御回路。
発明の背景 本発明は、一般的には基板バイアス制御回路お
よび方法に関する。更に詳しく云うと本発明は、
別個の電圧レベルを用いてCMOSデバイスへの
電源電圧および基板電圧の印加を制御する上で特
に有用な上記の回路および方法に関する。
スケール（基準化：scale）されたCMOSデバ
イス、即ちチヤネルの長さが1.25ミクロン程度の
CMOSデバイスは適当な動作を行うためには電
源（VCC）を小さくする必要がある。即ち、チヤ
ネルの長さが短かくなるにつれて、短チヤネルデ
バイスのしきい値電圧の過渡のドレイン電圧低下
をさせるためには、同時に電源電圧レベルを下げ
ることが要求される。しかし、かような低下した
電源電圧レベル（３ボルトの範囲）は、従来の
CMOS入力保護構造が用いられた場合には従来
の5.0ボルト入力論理スイング（swing）を受け入
れることを妨げる。即ち、CMOS技術において
従来行われているように3.0ボルトのVCC電源をＮ
形基板に接続すると、入力保護回路にPNダイオ
ードを用いることができなくなる。従つて、5.0
ボルト（VBB）の基板デバイスをスケールされた
CMOS回路に印加する新規な技術が提案されて
おり、この技術は入力保護回路のPNダイオード
を保持ししかも5.0ボルトの入力論理スイングを
そこに印加できるようにするものである。この技
術の更に詳しい説明は、1982年12月23日付でチヤ
ールスS.メイヤーによつて出願され本発明の譲受
人に譲渡された米国特許出願第452532号に述べら
れている。しかし、これらの小さい形状の
CMOSデバイスに5.0ボルトの基板デバイス電圧
および別個の3.0ボルトの電源電圧を用いる場合
には、電源電圧の前に基板電圧を印加することが
必要である。もし電源電圧が印加される前に基板
がデバイスされないと、Ｐチヤネルデバイスのゲ
ート保護ダイオードおよびソース−基板接合部に
順方向バイアスがかゝることによりチツプが損傷
をうけるおそれがある。典型的な場合には、従来
のCMOS構造は内部で基板を直接にVCC電源に接
続させ、デバイスがパワーアツプされると必ず基
板バイアスが確実にかゝるようになつている。
従つて、本発明の目的は、改良された基板バイ
アス制御回路および方法を提供することである。
本発明のもう１つの目的は、チツプに結果的に
損傷を生じさせずにいづれの順序（sequence）
においても別個の回路電源電圧および基板バイア
ス電圧を印加又は除去できるようにする改良され
た基板バイアス制御回路および方法を提供するこ
とである。
本発明の更にもう１つの目的は、基板電圧が印
加されるまで基板を電源電圧に接続することによ
つて基板バイアス電圧がなくても回路電源電圧の
みでチツプ動作ができるようにする改良された基
板バイアス制御回路および方法を提供することで
ある。
本発明の更にもう１つの目的は、回路電源電圧
源と基板バイアス電圧電源との間の絶縁（分離：
isolation）を可能にする改良された基板バイア
ス制御回路および方法を提供することである。
本発明の更にもう１つの目的は、公称オンチツ
プ面積のみを必要として簡単に実行される改良さ
れた基板バイアス制御回路および方法を提供する
ことである。
本発明の更にもう１つの目的は、ごく僅かな回
路電力しか散逸させない改良された基板バイアス
制御回路および方法を提供することである。
発明の要約 上記の目的およびその他の目的は、共通基板上
に形成された基板バイアス電圧制御回路を含む集
積回路が備えられており、その基板がそこに印加
された電圧を有し、一方、その基板上の半導体デ
バイスがそこへ印加された電源電圧を有すること
を保証し、基板にバイアスおよび電源電圧源を与
える手段を含む本発明において達成される。バイ
アス電圧が存在する場合には先づ第１にバイアス
電圧を基板に結合させる手段、およびバイアス電
圧が存在しない場合には第２に電源電圧を基板に
結合させる手段もまた含まれている。
集積回路がそこへ印加された電圧を有し、一方
では基板上の半導体デバイスがそこへ印加された
電源電圧を有することを保証し、基板にバイアス
および電源電圧源を与えるが、バイアス電圧が存
在しない場合には第一にバイアス電圧を基板に結
合させ、バイアス電圧が存在しない場合には第２
の電源電圧を基板に結合させるステツプを含む方
法もまた提供されている。
【図面の簡単な説明】
本発明の上記の、およびその他の特徴および目
的、およびそれらの特徴および目的を達成する方
法は、添付した図面ならびに本発明の実施例につ
いての下記の説明を参照することによつて最もよ
く理解される。
第１図は、本発明とともに用いるための
CMOSインバータに対する典型的な入力保護回
路の簡略化した概略図である。
第２図は、集積回路への電源電圧および基板電
圧の印加を制御するのに用いるための本発明の好
ましい実施例の概略図である。
好ましい実施例の説明 さて第１図を参照すると、本発明とともに用い
るためのCMOS入力保護回路１０が示されてい
る。CMOS入力保護回路１０は、Ｐチヤネルト
ランジスタ１８とＮチヤネルトランジスタ２２か
らなるCMOSインバータをVI線２４上に現われ
る過度の電圧入力から保護するため集積回路を含
む。VI線２４は拡散抵抗１６を介してＰチヤネ
ルトランジスタ１８およびＮチヤネルトランジス
タ２２の共通接続ゲートに結合されている。拡散
抵抗１６と集積回路基板のインタフエースにダイ
オード１２が形成されている。基板バイアス電圧
源を基板接点３４を介してダイオード１２の陰極
に印加してもよい。従来のCMOS入力保護回路
では、基板接点３４は電源電圧（VCC）源に接続
されている。しかし、1982年12月23日付でチヤー
ルスＳ・メイヤーによつて出願され本発明の譲受
人に譲渡されている米国特許第452532号に開示さ
れ、請求されているように、基板接点はまた基板
バイアス電圧（VBB）源にも接続してもよい。こ
の後者の場合には基板接点３４はＮ形基板内の
N+拡散を具えてよい。
その陰極をＰチヤネルトランジスタ１８とＮチ
ヤネルトランジスタ２２のゲートに接続させてい
る追加のダイオード１４はこれらのゲートをVSS
線３２に結合させている。一般的に云うとVSS線
３２はVCCおよびVBBに関して大地電位に保持さ
れている。電源電圧（VCC）源はＰチヤネルトラ
ンジスタ１８のソースに印加され、このトランジ
スタはそのドレインをＮチヤネルトランジスタの
ドレインに接続させている。このソースおよびＮ
チヤネルトランジスタ２２がそこに形成されてい
るＰ形ウエルはVSS線３２に接続されている。Ｐ
チヤネルトランジスタ１８とＮチヤネルトランジ
スタ２２の共通接続ドレインに現われる出力信号
はV0線２６に印加される。
CMOS入力保護回路１０を用いる場合、基板
接点３４を5.0ボルトのVBB源に接続すると、VI線
２４上の入力信号はダイオード１２をオンにせず
に5.0ボルトのレベルを超えて１ダイオードドロ
ツプ（one diode drop）以上正になることがで
きないことが判る。従つて、VI線２４上に現わ
れる５ボルト入力スウイングは、スケールされた
CMOS回路を用いた場合にみられるように3.0ボ
ルトのVCCレベルでもＰチヤネルトランジスタ１
８とＮチヤネルトランジスタ２２からなるインバ
ータに印加できる。しかし、基板接点３４に印加
する電圧は電源電圧VCCより前に印加することが
必要である。従来のCMOS技術においては、こ
のことは基板にバイアスをかけるためにVCCを基
板接点３４に供給することによつて行われてい
る。バイアス電圧を基板接点３４に印加する前に
電源電圧VCCを印加すると、ゲート保護ダイオー
ド１２ならびにＰチヤネルトランジスタ１８のよ
うなＰチヤネルトランジスタのソース−基板接合
部に順バイアスをかけることから生じる損傷が集
積回路に起きる。
さて次に第２図を参照すると、基板接点３４へ
のバイアス電圧の印加を制御する基板バイアス電
圧制御回路２０が示されている。基板バイアス電
圧制御回路２０は電源電圧（VCC）源のみでなく
基板バイアス電圧（VBB）源をも独立して基板接
点３４に結合する。図示されているように、Ｎチ
ヤネルトランジスタ３６はそのソース接点をVSS
線３２に接続させ、そのドレイン接点をVBB線３
０に接続させている。Ｎチヤネルトランジスタ３
６のゲート電極はVCC線２８に接続されている。
Ｎチヤネルトランジスタ３６のドレイン接点は、
ノード４６を定義している（define）。ノード４
６やVBB線３０と電気的に共通であるが、明確に
するためにノード４６として参照されることは注
目される。
ノード４６上に現われる信号は、Ｎチヤネルト
ランジスタ４４と並列のＰチヤネルトランジスタ
４２を含む従来のCMOSインバータの入力に印
加される。このインバータはVSS線３２である接
地（ground）に関してVCC線２８によつて供給さ
れる。Ｐチヤネルトランジスタ４２とＮチヤネル
トランジスタ４４の共通接続ドレインに現われる
出力はノード４８に印加され、Ｐチヤネルトラン
ジスタ４０のゲートに印加される。Ｐチヤネルト
ランジスタ４０はそのソースをVBB線３０に接続
させ、そのドレインを基板接点３４に接続させて
いる。Ｐチヤネルトランジスタ３８のドレインも
基板接点３４に接続されており、そのソース接点
をVCC線２８に接続させている。Ｐチヤネルトラ
ンジスタ３８のゲートはVBB線３０に接続されて
いる。
VCCのみまたVSSを印加した場合 動作中、3.0ボルトがVCC線２８、Ｐチヤネルト
ランジスタ４２とＮチヤネルトランジスタ４４か
らなるインバータ、およびＮチヤネルトランジス
タ３６のゲートに印加される。このためＮチヤネ
ルトランジスタ３６のチヤネルを反転させ、これ
はノード４６に接続されたデバイスゲートを接地
させる。この結果、Ｐチヤネルトランジスタ３８
は導通しVCC線２８上に現われる3.0ボルトを基板
接点３４に接続させ、Ｐチヤネルトランジスタ４
２は導通してノード４８を3.0ボルトに上昇させ、
これはＰチヤネルトランジスタ４０をオフに保
つ。今やチツプはVCC線２８上に現われる3.0ボル
トに等しいその基板バイアスによつて機能するこ
とができ、VI線２４上に現われる論理スイング
が、振幅3.0ボルトを超えない場合、満足に動作
するであろう。
VCCおよびVBBおよびVSSを印加した場合 次に5.0ボルトがVBB線３０に印加されると、ノ
ード４６は5.0ボルトに上昇され、これはＰチヤ
ネルトランジスタ３８および４２をターンオフ
し、Ｎチヤネルトランジスタ４４をターンオンし
てノード４８をドライブして接地又はVSSにする。
この結果Ｐチヤネルトランジスタ４０は導通して
5.0ボルトを基板接点３４に接続する。Ｎチヤネ
ルトランジスタ３６は5.0ボルトに等しいVDSで導
通し続けるが、Ｎチヤネルトランジスタ３６は非
常に長くて狭いチヤネル（非常に低いＺ／Ｌ比）
に設計されており、所定の非常に低い電流を消費
させる点に注目されたい。２つの電圧源VCCおよ
びVBBはＰチヤネルトランジスタ３８のゲートを
より高い電圧に保つことによつて効果的に減結合
され、デバイスを非導通状態に保つ。
VCCからVBBへの基板電圧制御間の過渡的切換
えは、VCCが一定の３ボルトに保たれVBBが０ボ
ルトから5.0ボルトにランプ（傾斜：ramp）され
る場合の状態と考えてもよい。この状態はVBB電
圧源がターンオンになり、一方でVCC電圧源がタ
ーンオンになつた時に起きる。VBB＜VTNである
限りにおいては、VCC電圧源はオンになつてい
る。VBB＜VTNである限りにおいては、Ｎチヤネ
ルトランジスタはオンになつている。VTN＜VBB
＜（VCC＋VTP）である場合には、Ｐチヤネルトラ
ンジスタ４２およびＮチヤネルトランジスタ４４
はいづれもオンであつて分圧器として動作する。
それらのＺ／Ｌ比の相対値の故にノード４８は
VCCに近い電圧に保たれ、このことはＰチヤネル
トランジスタ４０をオフに保つが、Ｐチヤネルト
ランジスタ３８をオンに保つ。VBB＞（VCC＋VTP）
の場合には、Ｐチヤネルトランジスタ３８および
４２はいづれもオフになり、ノード４８は接地
し、Ｐチヤネルトランジスタ４０はオンになり、
基板電圧はVBBによつて決定される。瞬時VBBが
（VCC＋VTP）を超えると、Ｐチヤネルトランジス
タ４２およびＮチヤネルトランジスタ４４は効果
的に分圧器からインバータに変り、基板電圧の制
御はVCCからVBBに切換えられる。
上記の説明から、Ｐチヤネルトランジスタ４２
およびＮチヤネルトランジスタ４４のＺ／Ｌ比は
広い範囲にわたつて異なる値を有しなければなら
ないことが判る。Ｐチヤネルトランジスタ３８お
よび４０に対するＺ／Ｌ比は、予期される最大基
準電流の条件の下で容認しうる程度に低いチヤネ
ル電圧低下を与えるべきである（450／1.25が満
足すべき比であることが見出されている）。Ｎチ
ヤネルトランジスタ３６および４４に対するＺ／
Ｌ比は約６／80において容認しうる程度に低い電
流消費を与える。Ｐチヤネルトランジスタ３８お
よび４０に対するＺ／Ｌ比と同じＺ／Ｌ比をＰチ
ヤネルトランジスタ４２に用いることによつてレ
イアウトは簡略化される。
VBBのみを、またVSSを印加した場合 5.0ボルトをＮチヤネルトランジスタ４４に印
加すると、そのチヤネルは反転し、それによりノ
ード４８は接地する。このためＰチヤネルトラン
ジスタ４０は導通し、5.0ボルトを基板接点３４
に接続する。5.0ボルトがそのゲートにすると、
Ｐチヤネルトランジスタ３８はオフに保たれ、こ
れは回路の残りの部分から5.0ボルトを減結合さ
せる。
次に3.0ボルトをVCC線２８に印加すると、ノー
ド４６およびノード４８の電圧は不変であり、Ｐ
チヤネルトランジスタ３８およびＰチヤネルトラ
ンジスタ４０の状態は3.0ボルトの印加前の状態
と同じにとゞまつている。しかし、Ｎチヤネルト
ランジスタ３６はオンになり、上述したように非
常に低い電流を導通する。この場合にもまたＰチ
ヤネルトランジスタ３８はそのゲートに5.0ボル
トを有してオフに保たれて、これら２つの印加さ
れた電圧を互に分離している。
VCCおよびVBBを印加した場合（VSSは印加せず） この場合には、VSSがないとノード４８の電圧
は不定となる。しかしノード４８がどのような電
圧をとろうともＰチヤネルトランジスタ３８はオ
フに保持され続ける。という訳は、そのゲートは
２つの印加された電圧のうちの高い方の電圧、即
ちVBBに保たれるからである。このため２つの電
圧は互に確実に分離される。
次にVSSを印加すると、上述したように正常な
動作が起きる。
Ｐチヤネルトランジスタ３８およびＰチヤネル
トランジスタ４０は、（直線領域で動作する）そ
れらのソース−ドレイン電圧低下が予期される最
大基準電流にとつて無視しうる程小さいものであ
るようにするために、非常に大きいＺ／Ｌ比を用
いて設計されている。上述したように、Ｎチヤネ
ルトランジスタ３６について設計されたＺ／Ｌ比
はこのデバイスのドレイン電流を容認しうる程度
に低い値に保つの十分な程度に小さくなつてい
る。
3.0ボルトのVCCおよび5.0ボルトのVBBの値は１
例として示してあるにすぎないという点に注目す
べきである。という訳は、トランジスタ自体の電
圧限界内でこの回路は任意の２つの電圧で機能す
るからである。通常の使用では基板バイアス電圧
は定常状態の条件下では決して電源電圧以下には
ならないという点に注目すべきである。
従つて上記に説明したのは、チツプに結果的に
損傷を生じさせるにいづれの順序（sequence）
においても別個の回路電源電圧および基板バイア
ス電圧を印加又は除去できるようにする改良され
た基板バイアス制御回路および方法である。本発
明の回路および方法は、基板電圧が印加されるま
で基板を電源電圧に接続することによつて基板バ
イアス電圧がなくても回路電源電圧のみで集積回
路チツプ動作ができるようにする。本発明の回路
および方法は回路電源電圧源と基板バイアス電圧
電源との間の絶縁を更に可能にする。更に、本発
明の改良された基板バイアス制御回路および方法
は公称オンチツプ面積のみを必要として簡単に実
施されると同時にごく僅かな回路電力しか消費さ
せない。
特殊な装置とともに本発明の原理を上記に説明
したが、この説明は１例として述べたにすぎず、
本発明の範囲を制限するものとして述べたもので
はないことを明確に理解すべきである。
JP59500432A 1983-02-07 1983-12-15 基板バイアス制御回路および方法 Granted JPS60500433A (ja)

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Application Number Priority Date Filing Date Title
US464163 1983-02-07
US06/464,163 US4473758A (en) 1983-02-07 1983-02-07 Substrate bias control circuit and method

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JPS60500433A JPS60500433A (ja) 1985-03-28
JPH0439784B2 true JPH0439784B2 (ja) 1992-06-30

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US (1) US4473758A (ja)
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JP (1) JPS60500433A (ja)
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