JPS60192418A - 高速度入力バツフア - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 本発明は、高速度人力バッファに関するものであり、よ
り詳細には、入力レベルが電源レベルに対応しない高速
度人力バッファに関する。

発明の背景 代表的なＣＭＯ５入力段階は、電源の正と負の端子間に
直列接続のＰチャネル、Ｎチャネルトランジスタを有し
、入力信号を受けるためゲートを一緒に接続した普通の
ＣＡｌ０Ｓインバータである。

ＣＭＯ５集積回路が、ＴＴＬ信号を受けるように設計さ
れるとき、この部分は、量も悪い場合のＴＴＬ入力状態
に対し所定の電流と速度の問題に合致させなければなら
ない。ＴＴＬ信号は、０．８ボルトの電圧レベルを有す
る論理低を有するであろう。高速度動作に対し、ＣｕＯ
２）ランジスタはＰチャネル、　〜Ｎチャネルの両者と
も０．８ボルトよりかはかなシ低い９例えば０．５ボル
トのしきい値電圧を持つであろう。したがってトヤネル
・トランジスタは、入力信号が論理低のときでさえ、望
ましくない導通となるであろう。これは望ましくない電
流ドレーンである。逆に入力信号は、２．０ボルトの電
圧でも論理高であシうる。供給電圧は普通約５ボルトで
あるから。

入力Ｐチャネル・デバイスは望ましくないほど導通し、
また望ましくない電流ドレーンをおこすであろう。しだ
がって、入力Ｎチャネル及びＰチャネル・トランジスタ
は、充分大きくして所望の速度を達成するため、出力ノ
ードのキャパシタンスを充電と放電するためのみならず
、非導通が望ましいトランジスタによシ、望ましくない
ほど供給される電流を処理するためにも、充分に大きく
する必要がある。

発明の要約 本発明の目的は、改良された高速度人力バッファを提供
することである。

本発明の他の目的は、改良された速度を有する高速度人
力バッファを提供することである。

本発明のさらに他の目的は、電流ドレーンの減少した高
速度入力バツ７アを提供することである。

本発明のこれら及び他の目的は、高速度動作を得るため
に比較的に低いしきい値電圧を持つ代表的トランジスタ
の集積回路で達成される。集積回路から外部信号を受け
る入力バッファは、直列に接続したＰチャネルとＮチャ
ネルのトランジスタよシなるＣＭＯＳ　インバータを有
する。これらＰ及びＮチャネル・トランジスタの少なく
とも１個は。

代表的な低しきい値電圧デバイスにょシ受けられ実施例
の説明 第１図には、一般的にクロックされたイ／バータ１１．
インバータ１２．及びラッチングＰチャネル・トランジ
スタ１５よシなる入力バッファ１０が示さレル。インバ
ータ１１は、Ｐチャネル・トランジスｌ’　１４．　Ｎ
チャネル・トランジスタ１５．及びＮ−ｆ−ヤネル・ト
ランジスタ１６よシなる。インバータ１２は、Ｐチャネ
ル・トランジスタ１７とＮチャネル・トランジスタ１８
よシなる。　トランジスタのすべては、エンハンスメン
ト・モードの絶縁ゲート形電界効果トランジスタである
。Ｐチャネル・トランジスタ１３，１４　、及び１７は
、−０，４〜−０，６ボルトのしきい値電圧を有する。

Ｎチャネル・トランジスタ１６と１８は、０．４〜０．
６のしきい値電圧を有する。

トランジスタ１５は、特別の逆バイアス電圧により１．
４〜１．６ボルトのしきい値電圧を有する。

トランジスタ１４は、ソースを、正の電圧２例えば５ボ
ルトを受ける電源端子”ＤＤに接続させ、入力信号Ｖｌ
を受けるゲートを有し、ドレインをインバータ１１の出
力として作用するノード１９に接続させる。トランジス
タ１５は、ドレインをノード１９に接続させ、ゲートを
信号Ｖｌを受けるトランジスタ１４のゲートに接続させ
、かつソースを具える。トランジスタ１６は、ドレイン
をトランジスタ１５　のソースへ接続させ、ソースを接
地へ接続させ、チップ選択信号ＣＳを受けるゲートを有
する。

トランジスタ１７は、ソースを’ＤＤに接続させ、ゲー
トをノード１９に接続させ、出力信号ＶＯを供給するド
レインを有する。トランジスタ１８　は、ドレインをト
ランジスタ１７のドレインへ接続させ。

ゲートをノード１９へ接続させ、ソースを接地へ接続さ
せる。トランジスタ１３　は、ソースを’ＤＤに接続さ
せ、ゲートをトランジスタ１７のドレインに接続させ、
ドレインをノード１９へ接続させる。

信号Ｖｌに応する動作では、信号ＣＳは論理高であるの
で、トランジスタ１６　は導通である。インバータ１１
は、信号Ｖｌの論理状態とは補数の論理状態の出力をノ
ード１９に供給する。次いで、インバータ１２は、ノー
ド１９の論理状態とは補数の論理状態の信号ＶＯを供給
する。信号ＣＳが論理低のときは、トランジスタ１６は
非導通であるので。

インバータ１１は、もはや信号ｖｒに応答しない。

そのような場合、トランジスタ１３は、ノード１９の論
理状態を論理低に低下させることで、ノード１９におけ
る漏洩を阻止するのに有効である。信号ＣＳが論理低に
スイッチするとき、ノード１９が論理低であれば、信号
ＶＯが論理高となることにより、トランジスタ１３は非
導通となるから。

ノード１９の論理低は乱されないであろう。

信号Ｖｌは論理低のあいだ０．８ボルトの高さである。

トランジスタ１５のしきい値電圧は、１．４〜１．６ボ
ルトであるから、トランジスタ１５　は非導通であるの
は確かである。トランジスタ１４は導通であるので、ノ
ード１９をＶＤＤの電圧に到達させる。

ノード１９がＶＤＤの電虜惜ることにより、トランジス
タ１７　が非導通であるのは確実である。したがって、
インバータ１１．！、たは１２を介してＶＤＤと接地と
の間に電流通路は存在しない。これは望ましい結果であ
る。もしトランジスタ１５のしきい値電圧が、他のトラ
ンジスタのように０．４ないし０．６ボルトであれば、
トランジスタ１５は、信号Ｖｌが０．８ボルトの時には
、電流を導通するであろう。

しかし、信号ｖｒが０．８ボルトの時にトランジスタ１
５が導通でないことは、この条件のもとてインバータ１
１を通る電流ドレーンを除去するのに有利であるのみな
らず、速度を改善するのにもまた有効である。ノード１
９が論理低から論理高にスイッチするためには、ノード
１９のキャパシタンスが充電されなければならない。ト
ランジスタ１４により供給される電流は、トランジスタ
１５がなにも電流ドレーンを起こさないから、充電ノー
ド１９　に加えられるであろう。したがって、ノード１
９は、トランジスタ１５が導通である場合より速い速度
で電圧が上昇するであろう。

トランジスタ１４　は、望ましい速度を得るため選択さ
れる利得を興えている。チャネル長は９通常あるプロセ
スによシ許された最小の長さに固定されるか又はそれに
近いから、利得の増加はチャネル幅の増加を意味し、こ
れはつぎにはサイズ（寸法：５ｉｚｅ）の増加を意味す
る。したがってトランジスタ１５が非導通の保証があれ
ば、トランジスタ１４は、トランジスタ１５が非導通で
ない場合と同様の速度を得るために、サイズは小さく出
来るし、チップ面積も節約される。

トランジスタ１５が導通でないことは、このように、電
流ドレーンを減少させることの他に、速度の上昇やチッ
プ面積の減少、または両者の組合せの何れかに利用され
る。

トランジスタ１５は９選択的な逆バイアスの適用によシ
、他のＮチャネル・トランジスタの電圧以上に都合よく
電圧が増大される。第１図において、トランジスタ１５
は、電圧”ＢＢによってそのチャネル又はウェル（ｗｅ
ｌｌ）をバイアスさせる如く図示されている。単純化さ
れた形式において第２図には、Ｎ型基板２１の中に製作
された通常のＮチャネル・トランジスタ２０　を断面図
にて示されている。トランジスタ２０は、Ｐ−ウェルの
中にソース／ドレイン領域２２と２３と、絶縁層２６を
被うゲート２５とを有する。　このような構成では、基
板２１は、この実施例ではｌ　”Ｏｆ）において与えら
れる電圧即ち５ボルトである。Ｐ−ウェル２４のよりな
Ｐ−ウェルは１本実施例において２代表的には負の電源
電圧、即ち接地電位である。したがって。

基板２１とＰ−ウェル２４との間のＰ−Ｎ接合は、逆バ
イアスである。トランジスタ２０は、Ｐ−ウェル２４に
与えられた電圧を、より負に印加することによる逆バイ
アスで、そのしきい値電圧を容易に増加させることが出
来る。Ｎチャネル・トランジスタが、この方法によりそ
のしきい値電圧を逆バイ　□アスで増大させるのは２周
知のことである。

更に、Ｎチャネル・トランジスタを逆バイアスにするそ
のような負電圧を発生する技術は周知のことである。導
体２７は１発生した負電圧をＰ−ウェルへ結合させるた
め２通常の技術を使用して。

Ｐ−ウェルに接触するように容易に製作される。導体２
７は、絶縁層２８によシ他の領域より絶縁されているよ
うに図示されている。他の適当な材料も使用出来るが、
好ましい実施例においては、基板２１は単結晶シリコン
であり、絶縁物２６と絶縁層２日は酸化シリコンであり
、ゲート２５は多結晶シリコンであシ、導体２７は多結
晶シリコン、または金属である。

この逆バイアス技術は、負の電圧をＰ−ウェル２４′に
加えることにより、他のＰウェルのトランジスタのしき
い値電圧が影響を受けないように選択さ　、れる。基板
２１とＰ−ウェル２４との間のＦ−Ｎ接合は、基板２１
と他のＰ−ウェル（図示せず）の間に形成された他のＰ
−Ｎ接合より、簡単に、更に多　゛−く逆バイアスされ
る。したがって、低しきい値電圧により促進される他の
回路の高速度特性は、インバータ１１の入力バッファ特
性を改善するため。

トランジスタ１５のしきい値を増加することにより損傷
されない。

ゲート長は現在は１ミクロン範囲に減少し続けるので、
逆バイアス−２，５ボルトのしきい値電圧への逆バイア
ス効果は、接地Ｐ−ウェルの中のＮチャネル・トランジ
スタのしきい値電圧以上に１ボルトのしきい値電圧増加
を起すことができる。このような増加は、０．８ボルト
の論理低が受けられたとき、トランジスタ１５が導通し
ないであろうということを確実に保証する。最新の回路
モデル技術では、しきい値電圧の望ましい変化を得るた
めの逆バイアスの量は、容易にめられる。

第３図には、一般に、クロックされた（　ｃｌ　ｏｃｋ
ｅｄ）インバータ３１．インバータ３２．及びクランピ
ングＮチャネル・トランジスタ３３　より成る入力バッ
ファ５０が示される。インバータ３１は、Ｐチャネル・
トランジスタ６４．Ｎチャネル・トランジスタ３５、及
びＰチャネル・トランジスタ５６より成る。

インバータ５２は、Ｐチャネル・トランジスタ３７とＮ
チャネル・トランジスタ５８よυ成る。　トラｙ　シス
タ！１３−！１８１ｄ、　ｔ　ヘて、エンハンンメント
・モード絶縁ゲート電界効果トランジスタである。

トランジスタ３６は、ソースをＶ。０に接続させ。

否定された（ｎａｇａｔｅｄ）チップ選択信号ＣＳを受
けるゲート及びドレインを有する。トランジスタ６４は
、ソースをトランジスタ３６のドレインに接続させ、ド
レインをインバータ３１　の出力として作用するノード
３９に接続させ、入力信号Ｖｌを受けるゲートを有する
。トランジスタ３５は、ドレインをノード３９に接続さ
せ、ソースを接地に接続させ、入力信号Ｖｌを受けるゲ
ートを有する。　トランジスタ３３　は、ドレインをノ
ード３９　に接続させ、否定（ｎｅｇａｔｅｄ）信号己
−を受けるゲートを有し、ソースを接地に接続させる。

トランジスタ３７は、ソースを”ＤＤ　に接続させ、ゲ
ートをノード３９に接続させ、出力信号ＶＯを供給する
ドレインを有する。トランジスタ３８は、ドレインをト
ランジスタ３７のドレインに接続させ、ゲートをノード
３９に接続させ、ソースを接地に接続させる。

バッファ５０の動作は、実質的に第１図のバッファ１０
の動作と同様である。チップが選択された時、信号Ｃ５
は論理高で否定（ｒｕｔ　ｇａｔ　ａｄ　）信号ハは論
理低であるので、トランジスタ３６は導通し。

トランジスタ５３は非導通である。インバータ３１は、
そこで、信号Ｖｌの論理状態の反転状態をノード３９へ
供給する。インバータ３２は、つぎに、ノード３９に与
えられる状態の補数の論理状態の信号ＶＯを供給する。

論理状態間の推移のあいだを除けば、ノード３９はＶ。

Ｄの電圧か、または、それに近いので、トランジスタ３
７は非導通であるか。

あるいはノード３９　は、接地電位かまたそれに近いの
で、トランジスタ３８　は導通でない。チップが選択さ
れない場合、トランジスタ３６は非導通であり、トラン
ジスタ３３は導通となる。　トランジスタ３６は、それ
によシ、インバータ３１が信号Ｖｌに応答することを不
可能にし、トランジスタ３６はノード３９を接地にクラ
ンプするので、信号ＶＯは、チップが非選択の時には常
に、論理高にて供給される。この動作は第１図のバッフ
ァ１０　とは異なり、入力インバータ３１は、Ｎチャネ
ル・トランジスタの代りにＰチャネル・トランジスタで
あるトランジスタ３６によりクロックされ、トランジス
タ１３の動作によシ前の論理状態にラッチされる代りに
チップが非選択の時には、信号ＶＯは、トランジスタ３
３　の動作により論理高に保たれる点で、異なっている
。

しかし、ＴＴＬ信号を受けることに関連する電流ドレー
ン問題は残る。第１図のバッファ１０の場合におけると
同様に、信号Ｖｌが論理高である時。

Ｐチャネル・トランジスタ３４が非導通であり、信号Ｖ
ｌが論理低である時、Ｎチャネル・トランジスタ３５が
非導通になることは、バッファ５０において望ましい。

第１図と第２図で説明した技術を利用して、トランジス
タ３５は、信号ＶＩが論理低で０．８ボルトであるとき
、導通になるのを避けるため、そのしきい値電圧を増加
させることが可能である。

信号Ｖｌが論理高にスイッチする場合の特性を改善する
ため、トランジスタ３４のしきい値電圧を増加すること
は、他の別の方法である。信号Ｖｌが、単に２．０ボル
トの論理高にスイッチするとき。

トランジスタ６５は、ノード３９を接地の電圧か又はそ
の近くまで低下させなければならない。これは、トラン
ジスタ３４　が電流を供給していないか。

または減少した電流量を供給しておりさえすれば。

よシ急速に達成される。これは、トランジスタ３４のし
きい値電圧の量を増加することにより達成される。完全
に非導通であるためには、しきい値電圧は９本実施例に
おいて、少なくともＦＤＤ電圧よシ、論理高である２ボ
ルトの最低電圧に対し信号Ｖｌの電圧、を引いた値まで
増加されなければならない。ＦＤＤ　の電圧が５．０　
ボルトの場合、しきい値電圧の量は、少なくとも（５ボ
ルドー２ボルト）である３、０　ボルトとならなければ
ならない。少しの増加でもなお、ある利益を与えるであ
ろう。

第２図には、Ｎ形基板におけるＮチャネル・トランジス
タは、そのしきい値電圧を選択的に非常に好都合に増加
させることが出来ることが図示された。第４図には、簡
単化した形式にて、Ｐ形基板４１に製作されたＰチャネ
ル・トランジスタ４０の断面図が図示されている。トラ
ンジスタ４ｏは。

Ｎ−ウェル４４中のソース／ドレイン領域４２　ト４３
と、絶縁層４６の上を被っているゲート４５とを有する
。このような構成では、基板４１　は負の電源電圧であ
り１本例では接地電圧即ち、ある他の別に発生された負
電圧であるだろう。Ｎ−ウェル４４のようなＭ−ウェル
は２代表的にはＦＤＤ　に与えられる電圧、この実施例
の場合は５ボルトであるだろう。したがって、基板４１
とＮ−ウェル４４の間のＰＮ接合は、逆バイアスされる
であろう。トランジスタ４０は、Ｎ−ウェル４４により
高い電圧を加えることによる逆バイアスによって、容易
にそのしきい値電圧の量を増加させることが出来る。第
２図のトランジスタ２ｏと全く同様に、トランク　□メ
タ４０は、そのしきい値電圧の量を選択的に増加させる
ことが可能であシ、他方、他のＮ−ウェルのトランジス
タのしきい値電圧に影響を与えない。　１Ｎ−ウェル４
４に接触し、絶縁層４８を覆う導体４７は、高電圧をＮ
−ウェル４４に結合させるものである。高電圧は周知の
ボンピング技術により発生可能である。現在使用されて
いるそのような技術の１例は、高電圧プログラミング信
号が内部的に発生される。単一電源ＥＥＦＲＯＭである
。

与えられたＣＭＯＳデバイスに対して、Ｐチャネル及び
Ｎチャネルの双方ではなく代表的なＰチャネル・トラン
ジスタか、またはＮチャネル・トランジスタのみが、し
きい値電圧を選択的に増加させることが可能である。例
えば第２図において。

別個のＮ−ウェルがＰチャネル・トランジスタに対して
作り出されうるが、しかし、これらのＮ−ウェルはＮ形
基板２１　の中にあり、その間には逆バイアスのＰＮ接
合は存在しないので、基板の電圧と異なる電圧は持つこ
とは出来ないであろう。第４図に図示されるＰ形基板４
１に形成されるＰ−ウェルに対しても同様のことが真実
である。Ｎチャネル・トランジスタに対しＰ−ウェルが
製作されたとしても、このＰ−ウェルは、ただ基板４１
と同一の電圧のみである。しかしながら、多くのエビタ
キカバツファ特性の改善のため説明された都合のよなプ
ロセスが開発されうろことが、予見される。

そのような場合には、Ｐチャネル・トランジスタ及びＮ
チャネル・トランジスタは両方ともに、入い技術によシ
しきい値電圧を選択的に増加させることが出来るであろ
う。

たもの以外にも、多くの実施例を想定てきること　”本
発明は好ましい実施例にて説明されたが、商業技術者に
とって開示された発明は多くの方法にて変形可能であり
、この特別に詳述し、説明されは明らかである。したが
って９本発明の真の精神と範囲に含まれる本発明のいか
なる変更も、添〉の特許請求の範囲により包含されるこ
とが意図される。

以下本発明の実施の態様を列記する。

１、比較的に低い振幅特性の第１電圧のしきい値電圧を
有するＰチャネル形トランジスタ、比較的　１゛に低い
振幅特性の第２電圧のしきい値電圧を有するＮチャネル
形トランジスタ、及び直列に接続されたＰチャネル形入
力トランジスタとＮチャネル形入力トランジスタよりな
り、外部的に集積回路より入力信号を受けるゲートを有
するＣｕＯ２インバータ、を興える（：ＭＯｓ集積回路
において、入力トランジスタの少なくとも１個のしきい
値電圧の振幅値を、対応するチャネル形の比較的低いし
きい値電圧の振幅値より大きい振幅値に増加させるステ
ップ、を興える高速変人カパツ７ア方法。

２、Ｎチャネル・トランジスタは、第３電圧の逆バイア
スを受ける手段を有するＰ−ウェルの中にあり、Ｎチャ
ネル形入力トランジスタのしきい値電圧の振幅値は、第
６電圧よシ負の電圧の逆バイアスを、そのＰ−ウェルに
印加することにより増加される。前記第１項記載の方法
。

【図面の簡単な説明】

第１図は１本発明の第１実施例による高速度人力バッフ
ァの回路図である。 第２図は、第１図の回路を理解するのに有効なトランジ
スタの簡単化した断面図である。 第３図は２本発明の第２実施例による高速度人力バッフ
ァの回路図である。 第４図は、第３図の回路を理解するのに有効なトランジ
スタの簡単化した断面図である。 第１図において。 １０は入力バッファ １１はクロックされたインバータ（ｃｌｏｃｋｅｄ　ｉ
ｍｅｒｔｅｒ）１２はインバータ １３はラッチングＰチャネル・トランジスタ１４．１７
はＰチャネル・トランジスタ１５．１６．１８はＮチャ
ネル・トランジスタＦｌ）Ｄ　は電源端子 Ｖｌ　は入力信号 ＣＳ　はチップ選択信号 ＶＯは出力信号 特許出願人モトローラ・インコーボレーテツド代理人弁
理士玉蟲久五部 ＼ Ｏ Ｈθ、ｌ ’３０ ＦンＧ、３ ＼ ０ ＦＩ６．４

Claims (1)

1. 【特許請求の範囲】 Ｎチャネル・トランジスタはＰ−ウェルの中に形成され
   、そのウェルの少なくとも１個は第１電圧の逆バイアス
   を受ける手段を有するＣＡｌＯ３集積回路において、入
   力バッファは。 第１電流電極を第１電源端子に接続させ、入力信号を受
   ける制御電極と出力を供給する第２電流電極を有する第
   １Ｐチヤネル・トランジスタ；第１電圧より負である第
   ２電圧の逆バイアスを受ける手段を有するＰ−ウェルに
   より形成され、第１電流電極を第１Ｐチヤネル・トラン
   ジスタの第２電流電極に結合させ、入力信号を受ける制
   御電極を有し、第２電流電極を第２電源端子に結合させ
   た第１Ｎチヤネル・トランジスタ； を具える入力バッファ。