JPH0763138B2 - 論理デ−タ伝送バスの予負荷回路 - Google Patents
論理デ−タ伝送バスの予負荷回路Info
- Publication number
- JPH0763138B2 JPH0763138B2 JP60036251A JP3625185A JPH0763138B2 JP H0763138 B2 JPH0763138 B2 JP H0763138B2 JP 60036251 A JP60036251 A JP 60036251A JP 3625185 A JP3625185 A JP 3625185A JP H0763138 B2 JPH0763138 B2 JP H0763138B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- preload
- gate
- bus
- conductor
- Prior art date
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
- G06F13/4077—Precharging or discharging
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 データ送信器を受信器に接続するバスでのデータの伝送
は、一般に高速度で作動する論理信号処理回路中で各送
信−受信サイクルにおいて２つの段階で行われる。すな
わち、第１の段階では送信器がデータを準備し、受信器
が新しいデータ受信の準備をする。第２の段階では、デ
ータが駆動段によりバスに印加され、受信器に受信され
る。
は、一般に高速度で作動する論理信号処理回路中で各送
信−受信サイクルにおいて２つの段階で行われる。すな
わち、第１の段階では送信器がデータを準備し、受信器
が新しいデータ受信の準備をする。第２の段階では、デ
ータが駆動段によりバスに印加され、受信器に受信され
る。
データは、“0"または“1"のレベルの論理信号により処
理される。レベル“0"は論理的には電圧零と定められ、
レベル“1"は論理給電圧Vdd（約５ボルト）に等しいと
定められている。しかしながら、例えばNMOS（Ｎチャン
ネルの金属−酸化物−半導体）の場合の如く実際には、
レベル“0"は回路のＮチャンネルMOSトランジスタのし
きい電圧Vtと０との間の電圧値であって、レベル“1"
は、Vtと５ボルトとの間の電圧でありうる。
理される。レベル“0"は論理的には電圧零と定められ、
レベル“1"は論理給電圧Vdd（約５ボルト）に等しいと
定められている。しかしながら、例えばNMOS（Ｎチャン
ネルの金属−酸化物−半導体）の場合の如く実際には、
レベル“0"は回路のＮチャンネルMOSトランジスタのし
きい電圧Vtと０との間の電圧値であって、レベル“1"
は、Vtと５ボルトとの間の電圧でありうる。
大部分の場合、特にNMOS技術の場合には、バスとデータ
受信器の励振段の構成は、バス導体を１から０の状態に
移行するのが０から１の状態に移行するよりもずっと速
くなるようになっている。
受信器の励振段の構成は、バス導体を１から０の状態に
移行するのが０から１の状態に移行するよりもずっと速
くなるようになっている。
その理由は、バス上のデータ量を増大するために、バス
導体予負荷（プリチャージ）回路により、すべての導体
を状態１と定義するのにちょうど十分な或いは実質的に
状態１に等しい電圧レベルにするよう構成しているから
であり、この状態は第１段階すなわち伝送準備段階の間
保持される。これは、この第１段階が第２段階（いわゆ
る伝送段階）よりも長期間であり、すなわち第１段階
は、例えば、その結果、伝送すべき計算の実行に対応す
るからである。第２段階（伝送の実行）では、状態１に
移行すべき導体は既に、或いは実質的に既に状態１とな
っており、状態ゼロに移行すべき導体は急速にゼロとさ
れる。このようにサイクルの第２段階は導体が状態１か
ら状態ゼロに移行するのに必要な時間に対応する最小の
期間を有し、この期間は極めて短期間でありうる。
導体予負荷（プリチャージ）回路により、すべての導体
を状態１と定義するのにちょうど十分な或いは実質的に
状態１に等しい電圧レベルにするよう構成しているから
であり、この状態は第１段階すなわち伝送準備段階の間
保持される。これは、この第１段階が第２段階（いわゆ
る伝送段階）よりも長期間であり、すなわち第１段階
は、例えば、その結果、伝送すべき計算の実行に対応す
るからである。第２段階（伝送の実行）では、状態１に
移行すべき導体は既に、或いは実質的に既に状態１とな
っており、状態ゼロに移行すべき導体は急速にゼロとさ
れる。このようにサイクルの第２段階は導体が状態１か
ら状態ゼロに移行するのに必要な時間に対応する最小の
期間を有し、この期間は極めて短期間でありうる。
第１図は、予負荷（プリチャージ）回路を備えたデータ
伝送システムの構成を示している。データ送信器はEDで
示され、データ伝送バスの導体c1、c2、c3、c4上に各々
伝送すべきデータd1、d2、d3、d4を送信する。これらの
データはデータ受信器RDに伝送される。
伝送システムの構成を示している。データ送信器はEDで
示され、データ伝送バスの導体c1、c2、c3、c4上に各々
伝送すべきデータd1、d2、d3、d4を送信する。これらの
データはデータ受信器RDに伝送される。
バスの駆動段DRは、送信器EDの出力とバスの導体との間
に接続される。この駆動段は例えば、各導体毎にデータ
出力と伝送命令信号とを受けるゲートと、該ゲートによ
り制御され、ゲートETの出力の状態に従って、対応する
導体をアースに接続し或いはアースから分離するMOSト
ランジスタとを備えている。
に接続される。この駆動段は例えば、各導体毎にデータ
出力と伝送命令信号とを受けるゲートと、該ゲートによ
り制御され、ゲートETの出力の状態に従って、対応する
導体をアースに接続し或いはアースから分離するMOSト
ランジスタとを備えている。
伝送命令信号は、データ伝送の各サイクルの伝送段階
（ｂ）（第２段階）の間は論理レベル１である。
（ｂ）（第２段階）の間は論理レベル１である。
次いで、各サイクルの予負荷段階（ａ）（第１段階）の
間はレベル１である、予負荷命令信号ａによって制御さ
れる予負荷回路PRによって、バスの各導体を論理状態１
の近傍に予負荷することができる。段階ａおよびｂは離
間し且つ正確に補完的である。
間はレベル１である、予負荷命令信号ａによって制御さ
れる予負荷回路PRによって、バスの各導体を論理状態１
の近傍に予負荷することができる。段階ａおよびｂは離
間し且つ正確に補完的である。
第１図に示した先行技術の例においては、予負荷回路
は、予負荷すべきバスの各導体に対して、アースと正と
の間の給電電圧Vddの間に直列に３つのＮチャンネルMOS
トランジスタ１、２及び３を備える。予負荷されるべき
導体は、第２および第３トランジスタ２及び３の間に接
続されている（第３トランジスタは更にVddに接続さ
れ、そのゲートで予負荷命令信号ａを受ける）。第１及
び第２トランジスタはそれらのゲートがドレインに接続
している。
は、予負荷すべきバスの各導体に対して、アースと正と
の間の給電電圧Vddの間に直列に３つのＮチャンネルMOS
トランジスタ１、２及び３を備える。予負荷されるべき
導体は、第２および第３トランジスタ２及び３の間に接
続されている（第３トランジスタは更にVddに接続さ
れ、そのゲートで予負荷命令信号ａを受ける）。第１及
び第２トランジスタはそれらのゲートがドレインに接続
している。
このような構成の従来技術では予負荷期間が始まるとす
ぐに、第３トランジスタ３は導通し、静的には出力と同
じく入力においても高インピーダンス状態の導体によっ
て示されるキャパシティ（寄生的であるか否かにかかわ
らず）をチャージする状態となる。チャージが高速であ
るように、すなわち導体が所望の予負荷電圧に急速度で
到達するように、第３トランジスタ３は比較的大きなも
のであるべきことが好ましい。導体上の電圧が2Vt（第
１および第２トランジスタ１及び２の和）に達すると、
第１および第２トランジスタは導通状態となり、バスの
導体上の予負荷電圧2Vtで安定するようになる。これ
で、予負荷は終了する。
ぐに、第３トランジスタ３は導通し、静的には出力と同
じく入力においても高インピーダンス状態の導体によっ
て示されるキャパシティ（寄生的であるか否かにかかわ
らず）をチャージする状態となる。チャージが高速であ
るように、すなわち導体が所望の予負荷電圧に急速度で
到達するように、第３トランジスタ３は比較的大きなも
のであるべきことが好ましい。導体上の電圧が2Vt（第
１および第２トランジスタ１及び２の和）に達すると、
第１および第２トランジスタは導通状態となり、バスの
導体上の予負荷電圧2Vtで安定するようになる。これ
で、予負荷は終了する。
第１段階の終了後は、第３トランジスタは遮断形態にさ
れ、バス導体は負荷（チャージ）された状態にとどま
る。ｂの段階で、データが駆動段から印加される。
れ、バス導体は負荷（チャージ）された状態にとどま
る。ｂの段階で、データが駆動段から印加される。
こうした予負荷回路の主な不都合な点は、バス導体が所
定の予負荷電圧（上記の例では2Vtであるが、Vtまたは3
Vt等の他の値でありうる）に到達した瞬間から、予負荷
段階ａの間第３トランジスタが導通状態であるので大き
な電力消費が生ずる点にある。もしバス導体がすでにレ
ベル１であれば、この電力消費は予負荷の期間中生じて
いる。32本の導体を持つバスの場合には上記の現象が32
のトランジスタに同時に起り、そのため、かなり大きな
電力消費となる。一方、一般的には、いろいろな手段に
より回路の消費電力を減少する試みがなされている。
定の予負荷電圧（上記の例では2Vtであるが、Vtまたは3
Vt等の他の値でありうる）に到達した瞬間から、予負荷
段階ａの間第３トランジスタが導通状態であるので大き
な電力消費が生ずる点にある。もしバス導体がすでにレ
ベル１であれば、この電力消費は予負荷の期間中生じて
いる。32本の導体を持つバスの場合には上記の現象が32
のトランジスタに同時に起り、そのため、かなり大きな
電力消費となる。一方、一般的には、いろいろな手段に
より回路の消費電力を減少する試みがなされている。
本発明は予負荷段階での電力消費を最小にする新規な予
負荷回路を提供するものである。
負荷回路を提供するものである。
このような回路は、予負荷すべき各導体毎に、２つの給
電端子と、予負荷すべきバス導体に接続すべき出力端子
と、予負荷命令入力と、予負荷禁止入力とを備えてい
る。
電端子と、予負荷すべきバス導体に接続すべき出力端子
と、予負荷命令入力と、予負荷禁止入力とを備えてい
る。
本発明に従う回路は次のように構成されている。すなわ
ち、第１トランジスタは第１給電端子と出力端子との間
に接続され、第２トランジスタは第１トランジスタのゲ
ートと第３トランジスタのソースとの間に接続され、そ
のゲートは予負荷命令入力によって制御される。そし
て、第３トランジスタは第１給電端子に接続され、第４
トランジスタは第１トランジスタのゲートと第２給電端
子との間に接続され、そのゲートは予負荷禁止入力に接
続しており、更に少なくとも第５トランジスタが第３ト
ランジスタのソースと第２給電端子との間に直列に接続
され、そのゲートは出力端子に接続するよう構成されて
いる。
ち、第１トランジスタは第１給電端子と出力端子との間
に接続され、第２トランジスタは第１トランジスタのゲ
ートと第３トランジスタのソースとの間に接続され、そ
のゲートは予負荷命令入力によって制御される。そし
て、第３トランジスタは第１給電端子に接続され、第４
トランジスタは第１トランジスタのゲートと第２給電端
子との間に接続され、そのゲートは予負荷禁止入力に接
続しており、更に少なくとも第５トランジスタが第３ト
ランジスタのソースと第２給電端子との間に直列に接続
され、そのゲートは出力端子に接続するよう構成されて
いる。
好ましくは、第６トランジスタが第５トランジスタと第
２給電端子との間に接続され、この第６トランジスタは
そのドレインがゲートと接続している。
２給電端子との間に接続され、この第６トランジスタは
そのドレインがゲートと接続している。
第３トランジスタは、ゲートがソースと接続しているデ
プレッション形トランジスタ（しきい電圧が負）である
ことが好ましい。
プレッション形トランジスタ（しきい電圧が負）である
ことが好ましい。
本発明の他の特徴および利点は以下の添付の図面を参照
してなされる本発明の実施例による記載によってより明
確となろう。
してなされる本発明の実施例による記載によってより明
確となろう。
第２図は本発明実施例に従う回路のブロック図であり、
この回路は第１図に示した３つの予負荷トランジスタを
有するグループの各々と代替すべきものである。
この回路は第１図に示した３つの予負荷トランジスタを
有するグループの各々と代替すべきものである。
図示の回路は次のようなエレメントを備えている。すな
わち、この回路は６のトランジスタ、第１トランジスタ
N1、第２トランジスタN2、第３トランジスタD3、第４ト
ランジスタN4、第５トランジスタN5および第６トランジ
スタN6を備え、これらのトランジスタはＮチャンネルMO
Sトランジスタ（本実施例の回路はNMOS技術に特に適用
したものであるから）である。第３トランジスタD3はデ
プレション形トランジスタであり、そのしきい電圧は負
であるが、他のトランジスタN1、N2、N4、N5、N6はしき
い電圧が正の通常のトランジスタであり、こうした構成
は予負荷すべきバスを含む同一の集積回路チップ上に同
時に形成されたすべてのトランジスタについても同様で
ある。
わち、この回路は６のトランジスタ、第１トランジスタ
N1、第２トランジスタN2、第３トランジスタD3、第４ト
ランジスタN4、第５トランジスタN5および第６トランジ
スタN6を備え、これらのトランジスタはＮチャンネルMO
Sトランジスタ（本実施例の回路はNMOS技術に特に適用
したものであるから）である。第３トランジスタD3はデ
プレション形トランジスタであり、そのしきい電圧は負
であるが、他のトランジスタN1、N2、N4、N5、N6はしき
い電圧が正の通常のトランジスタであり、こうした構成
は予負荷すべきバスを含む同一の集積回路チップ上に同
時に形成されたすべてのトランジスタについても同様で
ある。
回路の給電端子をＡ（正電圧Vdd）およびＭ（基準電位
零のアース）で示す。
零のアース）で示す。
予負荷命令入力をａで示し、同時に、この入力が論理レ
ベル１にされる予負荷段階もａとして示す。
ベル１にされる予負荷段階もａとして示す。
この例では予負荷禁止入力をで示し。これは原則的に
は予負荷命令信号と相捕的な信号を受けるが、しかしな
がら、予負荷段階と離間しているならば他の信号も受信
可能であることを理解しなければならない。例えば、禁
止入力は、第１図を参照して説明したデータ伝送命令
信号ｂを受信することもできる。
は予負荷命令信号と相捕的な信号を受けるが、しかしな
がら、予負荷段階と離間しているならば他の信号も受信
可能であることを理解しなければならない。例えば、禁
止入力は、第１図を参照して説明したデータ伝送命令
信号ｂを受信することもできる。
次いで、回路の出力はＳで示され、予負荷すべき導体ｃ
に接続している。
に接続している。
導体ｃは、その固有キャパシタンスと、それが接続され
る装置（図示せず）のキャパシタンス（例えば第１図の
データ受信器のMOSトランジスタのゲートのギャパシタ
ンス）を表わす等価キャパシタＣ（破線の）でもって示
されている。
る装置（図示せず）のキャパシタンス（例えば第１図の
データ受信器のMOSトランジスタのゲートのギャパシタ
ンス）を表わす等価キャパシタＣ（破線の）でもって示
されている。
この回路の作動は次のとおりである。すなわち、予負荷
段階の初期では、トランジスタN2が導通し、一方、デプ
レション形トランジスタD3は当然常に導通している。こ
の結果、トランジスタN1が導通し、バス導体ｃの電位は
その等価キャパシタの漸次の充電によって高くなる。
段階の初期では、トランジスタN2が導通し、一方、デプ
レション形トランジスタD3は当然常に導通している。こ
の結果、トランジスタN1が導通し、バス導体ｃの電位は
その等価キャパシタの漸次の充電によって高くなる。
バス導体ｃの電位がトランジスタN5およびN6のしきい電
圧の和より小の場合には、トランジスタN5、N6は導通し
ない。
圧の和より小の場合には、トランジスタN5、N6は導通し
ない。
バス導体ｃの電位が電圧2Vtに到達すると、トランジス
タN5、N6は導通し、この予負荷電圧2Vtに導体ｃの電位
を安定される。これ以降、トランジスタD3のソースとト
ランジスタN2のソースとの接合点をＧ、トランジスタN2
のドレインとトランジスタN1のゲートとの接合点をＨと
すると、接合点Ｇは実際上電位2Vtとなり、（N2は導通
しているので）接合点Ｈはこの値に従い、トランジスタ
N1はそのゲート電圧がそのソース電圧を実際上越えない
ので、トランジスタN1は遮断状態となる。
タN5、N6は導通し、この予負荷電圧2Vtに導体ｃの電位
を安定される。これ以降、トランジスタD3のソースとト
ランジスタN2のソースとの接合点をＧ、トランジスタN2
のドレインとトランジスタN1のゲートとの接合点をＨと
すると、接合点Ｇは実際上電位2Vtとなり、（N2は導通
しているので）接合点Ｈはこの値に従い、トランジスタ
N1はそのゲート電圧がそのソース電圧を実際上越えない
ので、トランジスタN1は遮断状態となる。
その結果、トランジスタN1では電流消費はなく、最悪で
もトランジスタN3、N5、N6といった極めて小さな寸法で
あり、電力消費が少なく、更に導体ｃ上の電圧2Vtによ
ってはほとんど導通状態とならないようなトランジスタ
しか含まない分岐回路においてのみ電力消費がみられ
る。一方、トランジスタN1は、高速度の予負荷を行うた
め大寸法であり、大きな導通性をもつ必要がある。
もトランジスタN3、N5、N6といった極めて小さな寸法で
あり、電力消費が少なく、更に導体ｃ上の電圧2Vtによ
ってはほとんど導通状態とならないようなトランジスタ
しか含まない分岐回路においてのみ電力消費がみられ
る。一方、トランジスタN1は、高速度の予負荷を行うた
め大寸法であり、大きな導通性をもつ必要がある。
予負荷段階の最後には、トランジスタN2は遮断し（その
ゲート上に予負荷命令信号が消滅する）、トランジスタ
N1は遮断状態に止まる。
ゲート上に予負荷命令信号が消滅する）、トランジスタ
N1は遮断状態に止まる。
次の補完的な段階（またはｂ）においては、トランジ
スタN4は導通状態となり、たとえバス導体ｃがそれにデ
ータを印加する駆動段によってゼロとなっても、いかな
る状態でもトランジスタN1を遮断状態に保持する。
スタN4は導通状態となり、たとえバス導体ｃがそれにデ
ータを印加する駆動段によってゼロとなっても、いかな
る状態でもトランジスタN1を遮断状態に保持する。
このような構成の回路とすることによって、その等価キ
ャパシタンス或いは前状態がいかなるものであれ、バス
導体ｃの予負荷に厳密に必要とされる電力と同じ量しか
実際上消費することはない（すでに状態１にある導体ｃ
は電力消費をしない）。
ャパシタンス或いは前状態がいかなるものであれ、バス
導体ｃの予負荷に厳密に必要とされる電力と同じ量しか
実際上消費することはない（すでに状態１にある導体ｃ
は電力消費をしない）。
予負荷電圧としての電圧2Vtの選択は、分岐回路N5、N6
の構成を変えることによって変更することができる。例
えば、N5だけとすると予負荷電圧はVtとなり、一方、N5
の如きトランジスタをN5とN6との間に設けると該電圧は
3Vt‥‥となる。更に、異ったしきい電圧のトランジス
タを選択すると、予負荷電圧の選択の可能性は更に拡が
る。
の構成を変えることによって変更することができる。例
えば、N5だけとすると予負荷電圧はVtとなり、一方、N5
の如きトランジスタをN5とN6との間に設けると該電圧は
3Vt‥‥となる。更に、異ったしきい電圧のトランジス
タを選択すると、予負荷電圧の選択の可能性は更に拡が
る。
第１図は従来技術に従う予負荷回路を有するデータ伝送
装置のブロック図である。 第２図は本発明の１実施例である予負荷回路のブロック
図であり、単一のバス導体に対するもののみを示してい
る。 〔主な参照番号〕 ED……データ送信器、RD……データ受信器、PR……予負
荷回路、RD……駆動段、
装置のブロック図である。 第２図は本発明の１実施例である予負荷回路のブロック
図であり、単一のバス導体に対するもののみを示してい
る。 〔主な参照番号〕 ED……データ送信器、RD……データ受信器、PR……予負
荷回路、RD……駆動段、
Claims (3)
- 【請求項１】２つの給電端子（Ａ、Ｍ）と、バス導体
（ｃ）に接続されるべき出力端子（Ｓ）と、予負荷指令
入力（ａ）と、予負荷禁止入力（）とを備える論理デ
ータ伝送バスの予負荷回路であって、前記第１給電端子
（Ａ）と出力端子（Ｓ）との間に接続された第１トラン
ジスタ（N1）と、前記第１トランジスタのゲートと第３
トランジスタ（D3）のソースとの間に接続され、そのゲ
ートが予負荷指令入力（ａ）によって制御される第２ト
ランジスタ（N2）と、前記第１給電端子に接続されてお
り且つゲートがソースに接続している第３トランジスタ
と、前記第１トランジスタのゲートと前記第２の給電端
子（Ｍ）との間に接続され、そのゲートが前記予負荷禁
止入力（）によって制御される第４トランジスタ
（N4）と、前記第３トランジスタのソースと前記第２給
電端子（Ｍ）との間に直列に接続され、そのゲートが前
記出力端子（Ｓ）に接続されている第５トランジスタ
（N5）とを具備していることを特徴とする論理データ伝
送バスの予負荷回路。 - 【請求項２】前記第５トランジスタと前記第２給電端子
との間に直列に接続され、そのドレインがゲートに接続
されている第６トランジスタ（N6）を備えることを特徴
とする特許請求の範囲第１項記載の予負荷回路。 - 【請求項３】前記第３トランジスタ（D3）は、デプレシ
ョン形トランジスタであることを特徴とする特許請求の
範囲第１項記載の予負荷回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8402855 | 1984-02-24 | ||
| FR8402855A FR2560410B1 (fr) | 1984-02-24 | 1984-02-24 | Circuit de precharge de bus de transfert de donnees logiques |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60217729A JPS60217729A (ja) | 1985-10-31 |
| JPH0763138B2 true JPH0763138B2 (ja) | 1995-07-05 |
Family
ID=9301375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60036251A Expired - Lifetime JPH0763138B2 (ja) | 1984-02-24 | 1985-02-25 | 論理デ−タ伝送バスの予負荷回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4651036A (ja) |
| EP (1) | EP0156675B1 (ja) |
| JP (1) | JPH0763138B2 (ja) |
| DE (1) | DE3561266D1 (ja) |
| FR (1) | FR2560410B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2621176B2 (ja) * | 1987-05-14 | 1997-06-18 | ソニー株式会社 | ワンチツプマイクロコンピユータ |
| US4916432A (en) * | 1987-10-21 | 1990-04-10 | Pittway Corporation | Smoke and fire detection system communication |
| JP2561167B2 (ja) * | 1989-04-18 | 1996-12-04 | 三菱電機株式会社 | バス回路 |
| EP0457347B1 (en) * | 1990-05-18 | 1997-01-22 | Nec Corporation | Semiconductor memory device |
| US5270591A (en) * | 1992-02-28 | 1993-12-14 | Xerox Corporation | Content addressable memory architecture and circuits |
| US5461330A (en) * | 1993-06-18 | 1995-10-24 | Digital Equipment Corporation | Bus settle time by using previous bus state to condition bus at all receiving locations |
| JP4198792B2 (ja) * | 1998-08-31 | 2008-12-17 | テキサス インスツルメンツ インコーポレイテツド | 信号線駆動回路 |
| DE19961727A1 (de) * | 1999-12-21 | 2001-07-05 | Micronas Gmbh | Schaltungsanordnung mit einer Datenübertragungsvorrichtung |
| US6611204B2 (en) | 2001-04-16 | 2003-08-26 | Maple Chase Company | Hazard alarm, system, and communication therefor |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4045684A (en) * | 1976-01-19 | 1977-08-30 | Hewlett-Packard Company | Information transfer bus circuit with signal loss compensation |
| JPS5833739A (ja) * | 1981-08-21 | 1983-02-28 | Toshiba Corp | バスライン駆動回路 |
| DE3133579A1 (de) * | 1981-08-25 | 1983-03-24 | Siemens AG, 1000 Berlin und 8000 München | Bus-steuer-einheit fuer ein vlsi-rechenwerk und verfahren zu ihrem betrieb |
| US4567561A (en) * | 1981-12-24 | 1986-01-28 | International Business Machines Corp. | Large scale integration data processor signal transfer mechanism |
| US4498021A (en) * | 1982-07-13 | 1985-02-05 | Matsushita Electric Industrial Co., Ltd. | Booster for transmitting digital signal |
-
1984
- 1984-02-24 FR FR8402855A patent/FR2560410B1/fr not_active Expired
-
1985
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