JP2561167B2 - バス回路 - Google Patents

バス回路

Info

Publication number
JP2561167B2
JP2561167B2 JP2078283A JP7828390A JP2561167B2 JP 2561167 B2 JP2561167 B2 JP 2561167B2 JP 2078283 A JP2078283 A JP 2078283A JP 7828390 A JP7828390 A JP 7828390A JP 2561167 B2 JP2561167 B2 JP 2561167B2
Authority
JP
Japan
Prior art keywords
bus
circuit
input
information
blocks
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2078283A
Other languages
English (en)
Other versions
JPH0348356A (ja
Inventor
和哉 石原
浩 瀬川
知嘉子 池永
喜嗣 井上
敦 栗本
晴房 近藤
竹雄 中林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2078283A priority Critical patent/JP2561167B2/ja
Priority to US07/508,724 priority patent/US5053642A/en
Priority to DE4012370A priority patent/DE4012370C2/de
Publication of JPH0348356A publication Critical patent/JPH0348356A/ja
Application granted granted Critical
Publication of JP2561167B2 publication Critical patent/JP2561167B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • G06F13/4077—Precharging or discharging
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はバス回路に関し、特に複数の機能部分の間
で相互に情報を伝送するためのバス回路に関する。
［従来の技術］ 第13図は、プリチャージ方式の従来のバス回路を示す
図である。このバス回路は、例えばマイクロコンピュー
タ等の半導体集積回路装置に用いられている。第13図に
おいて、バス配線１はプリチャージ用ＰチャネルMOSト
ランジスタ２を介して電源端子３に接続されている。ト
ランジスタ２のソースが電源端子３に接続され、ドレイ
ンがバス配線１に接続され、ゲートにプリチャージ信号
▲▼が与えられる。バス配線１には複数の回路ブ
ロック11a〜11dが接続されている。回路ブロック11a〜1
1dの各々は、ラッチ回路4,5、ロジック回路６およびバ
スドライバ７を含む。バス配線１からの情報がラッチ回
路４に入力される。ラッチ回路４の出力がロジック回路
６に与えられ、ロジック回路６の出力がラッチ回路５に
与えられる。ラッチ回路５から出力される情報がバスド
ライバ７を介してバス配線１に与えられる。回路ブロッ
ク11a〜11dの各々がソース（送信部）およびディスティ
ネーション（受信部）となる。
第14図に、主として回路ブロック11aの詳細な回路構
成を示す。ラッチ回路４は、インバータ41,42,43、NAND
ゲート44およびＮチャネルMOSトランジスタ45,46を含
む。NANDゲート44の一方の入力端子には制御信号T1が与
えられ、他方の入力端子には選択信号S1aが与えられ
る。選択信号S1aが「Ｈ」レベルのときには、回路ブロ
ック11aがディスティネーションとして選択される。制
御信号T1が「Ｈ」レベルになると、トランジスタ45がオ
ンしてバス配線１上の情報がインバータ41の入力端子に
入力される。制御信号T1が「Ｌ」レベルになると、トラ
ンジスタ46がオンしてその情報がインバータ41,42およ
びトランジスタ46からなるラッチ部分にラッチされる。
ラッチ回路４の出力はロジック回路６に入力される。
ロジック回路６は、論理演算などの処理を行なう部分で
ある。ロジック回路６の出力はラッチ回路５に入力され
る。
ラッチ回路５は、インバータ51,52,53およびＮチャネ
ルMOSトランジスタ54,55を含む。トランジスタ54のゲー
トには制御信号T2が与えられる。制御信号T2はインバー
タ53を介してトランジスタ55のゲートにも与えられてい
る。制御信号T2が「Ｈ」レベルになると、トランジスタ
54がオンしてロジック回路６からの情報がインバータ51
の入力端子に与えられる。制御信号T2が「Ｌ」レベルに
なると、トランジスタ55がオンしてインバータ51,52お
よびトランジスタ55からなるラッチ部分にその情報がラ
ッチされる。
バスドライバ７は、ANDゲート71およびＮチャネルMOS
トランジスタ72,73を含む。トランジスタ73のゲートに
はラッチ回路５の出力が与えられる。NANDゲート71の一
方の入力端子には制御信号TBSが与えられ、他方の入力
端子には選択信号S2aが与えられる。選択信号S2aが
「Ｈ」レベルのときには、回路ブロック11aがソースと
して選択される。制御信号TBSが「Ｈ」レベルになる
と、ラッチ回路５の出力の反転信号がバス配線１に与え
られる。
なお、他の回路ブロック11b〜11dの構成も回路ブロッ
ク11aの構成と同様である。ただし、回路ブロック11b〜
11dには選択信号S1a,S2aの代わりに、選択信号S1b,S2b
〜S1d,S2dがそれぞれ与えられる。
次に、第13図および第14図に示されるバス回路の動作
を第15図のタイミングチャートを参照しながら説明す
る。ここでは、たとえば回路ブロック11aのラッチ回路
５にラッチされたデータを回路ブロック11dのラッチ回
路４に転送する場合を説明する。すなわち、回路ブロッ
ク11aがソースとなり、回路ブロック11dがディスティネ
ーションとなる。
第15図において、時刻t0から時刻t4までが１つの転送
サイクルとなる。まず、制御信号TBSが「Ｌ」レベルと
なり、プリチャージ信号▲▼が「Ｌ」レベルとな
る。これにより、トランジスタ２がオンし、電源端子３
からバス配線１に電流が流れてバス配線１の電位が
「Ｈ」レベルとなる。このとき、選択信号S1a〜S1dおよ
び選択信号S2a〜S2dは「Ｌ」レベルとなっている。次
に、時刻t1において制御信号T2が「Ｈ」レベルとなる。
これにより、ロジック回路６の出力がラッチ回路５に取
り込まれる。続いて、選択信号S2aおよび選択信号S1dが
「Ｈ」レベルとなる。これにより、回路ブロック11aが
ソースとして選択され、回路ブロック11dがディスティ
ネーションとして選択される。
時刻t2においてプリチャージ信号▲▼が「Ｈ」
レベルとなる。これにより、トランジスタ２がオフす
る。そのため、バス配線１は「Ｈ」レベルに保持され
る。このとき、制御信号T2が「Ｌ」レベルになる。これ
により、ラッチ回路５に与えられたデータがそのラッチ
回路５に保持されて出力される。制御信号TBSが「Ｈ」
レベルに立上がると、回路ブロック11aのバスドライバ
７が活性化される。ラッチ回路５から出力されるデータ
が「Ｈ」レベルであれば、バス配線１の電位はゆっくり
と「Ｌ」レベルとなる。逆に、ラッチ回路５から出力さ
れるデータが「Ｌ」レベルであれば、バス配線１の電位
は「Ｈ」レベルのまま保持される。すなわち、バス配線
１には、ラッチ回路５にラッチされるデータの反転デー
タが与えられる。
時刻t3において制御信号T1が「Ｈ」レベルに立上が
る。それにより、回路ブロック11dのラッチ回路４にバ
ス配線１上のデータが取り込まれる。時刻t4において制
御信号T1が「Ｌ」レベルになると、ラッチ回路４に与え
られたデータがそのラッチ回路４にラッチされて出力さ
れる。
このようにして、回路ブロック11aのロジック回路６
から出力されるデータが、回路ブロック11dのロジック
回路６に伝送される。
［発明が解決しようとする課題］ プリチャージ方式の従来のバス回路においては、バス
のソースおよびディスティネーションとなる回路ブロッ
クの数が増加すると、バス配線の長さが長くなり、バス
の容量が大きくなる。また、バスドライバの数も増加す
る。その結果、バス配線の充電および放電に時間がかか
るなどの問題があった。
それゆえに、この発明の目的は、バス配線の充電およ
び放電の時間を短縮し高速に情報を伝送し得るバス回路
を提供することである。
［課題を解決するための手段］ 第１の発明に係るバス回路は、１チップ上に形成さ
れ、複数の機能部分の間で相互に情報を伝送するための
バス回路であって、階層的なバス、複数の伝送手段、第
１のプリチャージ手段および第２のプリチャージ手段を
備える。階層的なバスは、上位のバスおよび複数の下位
のバスを含む。複数の下位のバスの各々には複数の機能
部分が結合されている。複数の伝送手段は、上位のバス
から複数の下位のバスの各々へ情報を伝送する。第１の
プリチャージ手段は、上位のバスを所定の電位にプリチ
ャージする。第２のプリチャージ手段は、複数の下位の
バスに対応して設けられ、各々が対応する下位のバスを
所定の電位にプリチャージする。
第２の発明に係るバス回路は、１チップ上に形成さ
れ、複数の機能部分の間で相互に情報を伝送するための
バス回路であって、階層的なバス、プリチャージ手段お
よび複数の伝送手段を備える。プリチャージ手段は、少
なくとも上位のバスまたは複数の下位のバスのいずれか
１つを所定の電位にプリチャージする。
第３の発明に係るバス回路は、１チップ上に形成さ
れ、複数の機能部分の間で相互に情報を伝送するための
バス回路であって、階層的なバス、プリチャージ手段お
よび複数の伝送手段を備える。プリチャージ手段は、電
源電位ノードと上位のバスとの間に接続され、プリチャ
ージ信号にて制御されてプリチャージ期間に電源電位ノ
ードに印加される電圧より低い電圧を上位のバスに供給
する。
第４の発明に係るバス回路は、１チップ上に形成さ
れ、複数の機能部分の間で相互に情報を伝送するための
バス回路であって、階層的なバス、プリチャージ手段、
複数の３状態駆動手段および複数のドライバ手段を備え
る。３状態駆動手段は、上位のバスの情報に従って、複
数の下位のバスの各々を所定の第１の電位、所定の第２
の電位およびフローティング状態のいずれかに駆動す
る。複数のドライバ手段は、複数の下位のバスに対応し
て設けられ、各々が対応する複数の機能部分のいずれか
の出力に従って、上位のバスを駆動する。
第５の発明に係るバス回路は、１チップ上に形成さ
れ、複数の機能部分の間で相互に情報を伝送するための
バス回路であって、階層的なバス、プリチャージ手段、
複数のマルチプレクス手段、複数のドライバ手段および
複数の伝送手段を備える。プリチャージ手段は、上位の
バスを所定の電位にプリチャージする。複数のマルチプ
レクス手段は、複数の下位のバスに対応して設けられ、
各々が対応する複数の機能部分の出力のいずれかを選択
する。複数のドライバ手段は、複数の下位のバスに対応
して設けられ、各々が対応するマルチプレクス手段によ
り選択された機能部分の出力に応答して、上位のバスを
駆動する。複数の伝達手段は、複数の下位のバスに対応
して設けられ、各々が上位のバスの情報に従って、対応
する下位のバスを駆動する。
［作用］ 第１、第２、第３、第４および第５の発明に係るバス
回路においては、バスが階層的に構成され、選択されな
い下位のバスは上位のバスから遮断される。そのため、
バス容量が減少し、バスの充放電の時間が短縮されると
ともに消費電力が低減される。
第２の発明に係るバス回路においては、少なくとも上
位のバスまたは複数の下位のバスのいずれかが、プリチ
ャージ方式のバスとなる。
第３の発明に係るバス回路においては、プリチャージ
レベルが所定の電位よりも低下するので、消費電力が低
減される。
第４の発明に係るバス回路においては、上位のバスが
プリチャージ方式のバスからなり、複数の下位のバスが
３ステート方式のバスからなる。そのため、下位のバス
をプリチャージする必要がないので、プリチャージ回路
およびプリチャージ信号線が不要となる。したがって、
回路構成が簡略化され、レイアウト上有利である。
第５の発明に係るバス回路においては、上位のバスが
プリチャージ方式のバスからなり、各下位のバスにマル
チプレクス手段が設けられているので、各下位のバスに
接続される複数の機能部分により１つのドライバ手段が
共有される。したがって、ドライバ手段の数が減少す
る。
［実施例］ 以下、この発明の一実施例を図面を用いて詳細に説明
する。
第1A図はこの発明の第１の実施例によるプリチャージ
方式のバス回路の全体構成を示す図である。第1B図は第
1A図に含まれる１つのブロックの構成を示す図である。
第1A図に示すように、上位のバスとなるバス配線１に
複数のブロック11〜14が接続されている。複数のブロッ
ク11〜14の各々には、第1B図に示すように、下位のバス
配線となるローカルバス配線10が設けられている。バス
配線１は、プリチャージ用のＰチャネルMOSトランジス
タ２を介して電源端子３に接続されている。トランジス
タ２のゲートにはプリチャージ信号▲▼が与えら
れる。タイミング発生回路８は、制御信号T1,T2,TBSお
よびプリチャージ信号▲▼,TPCを発生する。選択
信号発生回路９は、選択信号S3a〜S3d,S4a〜S4dおよび
ブロック選択信号BD1〜BD4,BS1〜BS4を発生する。
ブロック11〜14にはそれぞれブロック選択信号▲
▼〜▲▼が与えられる。選択信号▲▼〜
▲▼はディスティネーションとなるブロックを選
択するための信号である。また、ブロック11〜14にはそ
れぞれブロック選択信号BS1〜BS4が与えられる。ブロッ
ク選択信号BS1〜BS4はソースとなるブロックを選択する
ための信号である。
第1B図において、ローカルバス配線10はプリチャージ
用のＰチャネルMOSトランジスタ20を介して電源端子22
に接続されている。トランジスタ20のゲートにはプリチ
ャージ信号▲▼が与えられる。ローカルバス配線
10には複数の回路ブロック21a〜21dが接続されている。
回路ブロック21a〜21dの各々はラッチ回路4,5および
ロジック回路６を含む。ラッチ回路４の入力端子はロー
カルバス配線10に接続される。ラッチ回路４の出力はロ
ジック回路６に与えられ、ロジック回路６の出力はラッ
チ回路５に与えられる。ラッチ回路５の出力はマルチプ
レクサ70に与えられる。各ラッチ回路４には制御信号T1
が与えられ、各ラッチ回路５には制御信号T2が与えられ
る。
回路ブロック21a〜21dのラッチ回路４にはそれぞれ選
択信号S3a〜S3dが与えられる。これらの選択信号S3a〜S
3dによりディスティネーションとなる回路ブロックが選
択される。
マルチプレクサ70には選択信号S4a〜S4dが与えられ
る。選択信号S4a〜S4dによって回路ブロック21a〜21dの
うちいずれか１つの出力が選択され、マルチプレクサ70
から出力される。すなわち、選択信号S4a〜S4dによりソ
ースとなる回路ブロックが選択される。
マルチプレクサ70の出力はバスドライバ60に与えられ
る。バスドライバ60は、制御信号TBSおよびバス選択信
号BS1により活性化される。バスドライバ60は、ブロッ
ク11内の回路ブロック21a〜21dのいずれかがソースとし
て選択されたときに、マルチプレクサ70の出力に従って
バス配線１を駆動する。
一方、バス配線１は伝達回路80aに接続されている。
伝達回路80aは、プリチャージ信号TPCおよびブロック選
択信号▲▼に応答して活性化される。伝達回路80
aは、ブロック11内の回路ブロック21a〜21dのいずれか
がディスティネーションとして選択されたときに、バス
配線１上のデータをローカルバス配線10に伝達する。
第２図に、回路ブロック21a、バスドライバ60および
伝達回路80aの詳細な回路図を示す。
回路ブロック21aに含まれるラッチ回路4,5の構成は第
14図に示した回路ブロック11aに含まれる回路ブロック
4,5の構成と同様である。但し、第２図のラッチ回路４
のNANDゲート44の入力端子の１つには選択信号S3aが入
力される。
バスドライバ60は、ANDゲート61および直列接続され
たＮチャネルMOSトランジスタ62,63を含む。ANDゲート6
1の一方の入力端子には制御信号TBSが与えられ、他方の
入力端子にはブロック選択信号BS1が与えられる。ANDゲ
ート61の出力はトランジスタ62のゲートに与えられる。
トランジスタ63のゲートにはマルチプレクサ70の出力が
与えられる、トランジスタ62のドレインはバス配線１に
接続されている。また、トランジスタ63のソースは接地
端子に接続されている。
伝達回路80aは、ＰチャネルMOSトランジスタ81,82お
よびＮチャネルMOSトランジスタ83,84を含む。トランジ
スタ81のソースは電源端子85に接続され、ドレインはト
ランジスタ82のソースに接続され、ゲートにはブロック
選択信号▲▼が与えられる。トランジスタ82のゲ
ートはバス配線１に接続され、ドレインはトランジスタ
83のドレインおよびトランジスタ84のゲートに接続され
ている。トランジスタ83のゲートにはプリチャージ信号
TPCが与えられる。トランジスタ83のソースおよびトラ
ンジスタ84のソースは接地端子に接続されている。トラ
ンジスタ84のドレインはローカルバス配線10に接続され
ている。トランジスタ84は、ローカルバス配線10をディ
スチャージするためのトランジスタである。
なお、第1B図に示される回路ブロック21b〜21dの構成
も、第２図に示される回路ブロック21aの構成と同様で
ある。
次に、第1A図、第1B図および第２図に示されるバス回
路の動作を第３図のタイミングチャートを参照しながら
説明する。ここでは、たとえばブロック11内の回路ブロ
ック21aのラッチ回路５のデータをブロック14内の回路
ブロック21dのラッチ回路４に転送する場合を説明す
る。すなわち、ブロック11内の回路ブロック21aがソー
スとなり、ブロック14内の回路ブロック21dがディステ
ィネーションとなる。
第３図において時刻t0から時刻t4までが１つの転送サ
イクルとなる。まず、制御信号TBSが「Ｌ」レベルとな
る。続いて、プリチャージ信号▲▼が「Ｌ」レベ
ルとなり、プリチャージ信号TPCが「Ｈ」レベルとな
る。これにより、第1A図のトランジスタ２および第1B図
のトランジスタ20がオンする。その結果、電源端子３か
らバス配線１に電流が流れるとともに電源端子22から各
ブロック内のローカルバス配線10に電流が流れ、バス配
線１およびローカルバス配線10の電位が「Ｈ」レベルと
なる。また、各ブロック11〜14内の伝達回路80aのトラ
ンジスタ83がオンする。これにより、トランジスタ84の
ゲートの電位が「Ｌ」レベルとなる。このとき、選択信
号S3a〜S3d,S4a〜S4dおよびブロック選択信号BS1〜BS4
はすべて「Ｌ」レベルとなっており、ブロック選択信号
BD1〜BD4はすべて「Ｈ」レベルとなっている。
時刻t1において制御信号T2が「Ｈ」レベルに立上が
る。これにより、ロジック回路６から出力されるデータ
がラッチ回路５に入力される。次に、ブロック選択信号
BS1が「Ｈ」レベルに立上がる。これにより、第1A図の
ブロック11がソースとして選択される。同時に、ブロッ
ク11のマルチプレクサ70に与えられる選択信号S4aが
「Ｈ」レベルとなる。これにより、ブロック11内の回路
ブロック21aがソースとして選択される。また、同時
に、ブロック14内の回路ブロック21dに与えられる選択
信号S3dが「Ｈ」レベルとなる。これにより、ブロック1
4内の回路ブロック21dがディスティネーションとして選
択される。
時刻t2において、プリチャージ信号▲▼が
「Ｈ」レベルとなり、プリチャージ信号TPCが「Ｌ」レ
ベルとなる。これにより、第1A図のトランジスタ２およ
び第1B図のトランジスタ20がオフする。しかし、バス配
線１および各ブロック内のローカルバス配線10は「Ｈ」
レベルのまま保持される。また、伝達回路80a内のトラ
ンジスタ83がオフする。
また、制御信号T2が「Ｌ」レベルになる。これによ
り、ロジック回路６からのデータがラッチ回路５にラッ
チされて出力される。その結果、ブロック11内の回路ブ
ロック21aから出力されるデータのみがマルチプレクサ7
0を介してバスドライバ60に与えられる。また、時刻t2
において、ブロック選択信号▲▼が「Ｌ」レベル
になる。これにより、ブロック14内の伝達回路80aのト
ランジスタ81がオンする。
その後、制御信号TBSが「Ｈ」レベルとなる。これに
より、ブロック11内のバスドライバ60のトランジスタ62
がオンする。マルチプレクサ70から出力されるデータが
「Ｈ」レベルであれば、トランジスタ63がオンし、その
バスドライバ60によりバス配線１の電位が「Ｌ」レベル
に放電される。逆に、マルチプレクサ70から出力される
データが「Ｌ」レベルであれば、トランジスタ63はオフ
している。そのため、バス配線１の電位は「Ｈ」レベル
に保持される。
このとき、他のブロック12〜14内のバスドライバ60に
与えられるブロック選択信号BS2〜BS4は「Ｌ」レベルと
なっているので、ソースとして選択されないブロック12
〜14内のバスドライバ60は活性化されない。
一方、ブロック14内の伝達回路80aのトランジスタ81
がオンしている。バス配線１上のデータが「Ｈ」レベル
であれば、トランジスタ82はオフしている。そのため、
トランジスタ84のゲートの電位が「Ｌ」レベルに保持さ
れ、トランジスタ84はオフしたままである。したがっ
て、ローカルバス配線10の電位は「Ｈ」レベルに保持さ
れる。逆に、バス配線１上のデータが「Ｌ」レベルであ
れば、トランジスタ82はオンする。これにより、トラン
ジスタ84のゲートに「Ｈ」レベルの電位が与えられ、ト
ランジスタ84がオンする。その結果、ローカルバス配線
10の電位が「Ｌ」レベルに放電される。このとき、他の
ブロック11〜13内の伝達回路80に与えられるブロック選
択信号▲▼〜▲▼は「Ｈ」レベルとなって
いる。そのため、ディスティネーションとして選択され
ないブロック11〜13内のローカルバス配線10は放電され
ない。
次に、時刻t3において制御信号T1が「Ｈ」レベルとな
る。これにより、ブロック14内の回路ブロック21dのラ
ッチ回路４にローカルバス配線10上のデータが入力され
る。時刻t4において制御信号T1が「Ｌ」レベルになる
と、そのラッチ回路４に入力されたデータがラッチされ
てロジック回路６に出力される。
このようにして、ブロック11内の回路ブロック21aの
ロジック６から出力されたデータが、バス配線１および
ブロック14内のバス配線10を介してブロック14内の回路
ブロック21dのロジック６に伝送される。
このバス回路においては、ソースとして選択されたブ
ロック内のバスドライバのみが活性化され、ソースとし
て選択されないブロック内のバスドライバは活性化され
ない。また、バス配線１上のデータが「Ｌ」レベルのと
きには、ディスティネーションとして選択されたブロッ
ク内のローカルバス配線のみが放電され、ディスティネ
ーションとして選択されないブロック内のローカルバス
配線は放電されない。したがって、消費電力が低減され
る。
また、各ブロックにおいて複数の回路ブロックに対し
て１つのバスドライバが共通に用いられている。また、
ディスティネーションとして選択されないブロック内の
ローカルバス配線はバス配線から遮断されている。した
がって、バス容量が減少し、バス配線の充電時間が短縮
される。
第４図はこの発明の第２の実施例によるプリチャージ
方式のバス回路の全体構成を示す図である。第５図は第
４図に含まれる１つのブロックの詳細な構成を示す回路
図である。
第４図において、電源端子３とプリチャージ用のトラ
ンジスタ２との間にレベルシフト回路100が接続されて
いる。レベルシフト回路100は、ダイオード接続された
２つのＮチャネルMOSトランジスタ101,102からなる。
また、第５図の伝達回路80bにおいて、電源端子85と
トランジスタ81のソースとの間にレベルシフト回路110
が接続されている。レベルシフト回路110は、ダイオー
ド接続された２つのＮチャネルMOSトランジスタ111,112
からなる。
第４図のレベルシフト回路100内のトランジスタ101,1
02のしきい値電圧および第５図のレベルシフト回路110
内のトランジスタ111,112のしきい値電圧をそれぞれVth
とし、電源端子３の電源レベルおよび電源端子85の電源
レベルをそれぞれVccとすると、バス配線１のプリチャ
ージレベルはVcc−2Vthとなり、伝達回路80b内のトラン
ジスタ81のドレイン電位のレベルもVcc−2Vthとなる。
伝達回路80bは、Vcc−2Vthを基準としてバス配線１の電
位降下を検出する。
このように、第２の実施例では、バス配線１のプリチ
ャージレベルが電源レベルよりも低いレベルに保たれる
ので、消費電力が低減する。
なお、他の部分の構成および動作は、第１の実施例の
構成および動作と同様である。
第６図はこの発明の第３の実施例によるバス回路の主
要部の構成を詳細に示す回路図である。
この実施例では、各ローカルバス配線10には、プリチ
ャージ用のトランジスタ20は接続されていない。伝達回
路80cは、ＰチャネルMOSトランジスタ81,82,83およびＮ
チャネルMOSトランジスタ84を含む。電源端子85と接地
端子との間に、トランジスタ81,82,83,84が直列に接続
されている。トランジスタ81のゲートおよびトランジス
タ84のゲートはバス配線１に接続されている。トランジ
スタ82のゲートおよびトランジスタ83のゲートにはブロ
ック選択信号▲▼が与えられる。
ブロック選択信号▲▼が「Ｌ」レベルになる
と、トランジスタ82,83がオンする。バス配線１のデー
タが「Ｈ」レベルであれば、トランジスタ84がオンし、
ローカルバス配線10の電位は「Ｌ」レベルに放電され
る。逆に、バス配線１のデータが「Ｌ」レベルであれ
ば、トランジスタ81がオンし、ローカルバス配線10の電
位は「Ｈ」レベルになる。
このとき、他のブロック内の伝達回路80cに与えられ
るブロック選択信号▲▼〜▲▼は「Ｈ」レ
ベルになっているので、それらのブロック内のローカル
バス配線10はバス配線１から遮断されている。したがっ
て、選択されないブロックのローカルバス配線10は充放
電されない。
このように、第３の実施例では、バス配線１がプリチ
ャージ方式のバスとなり、各ローカルバス配線10が３ス
テート方式（トライステート方式）のバスとなる。した
がって、ローカルバス配線10をプリチャージするための
プリチャージ回路およびプリチャージ信号▲▼を
与えるための信号線が不要となる。また、ローカルバス
配線10をプリチャージするタイミングを考慮する必要が
ない。
なお、その他の部分の構成および動作は、第１の実施
例の構成および動作と同様である。
第７図はこの発明の第４の実施例によるプリチャージ
方式のバス回路の１つのブロックの構成を示す図であ
る。第８図は第７図の主要部の詳細な構成を示す回路図
である。
第７図に示すように、この実施例においては、バスド
ライバ60およびマルチプレクス70は設けられていない。
その代わり、各回路ブロック21a〜21d内にバスドライバ
７が設けられている。各回路ブロック21a〜21dの構成
は、第13図における各回路ブロック11a〜11dの構成と同
様である。
第1B図の実施例においてバスドライバ60に与えられる
ブロック選択信号BS1は伝達回路80dに与えられ、第1B図
の実施例においてマルチプレクサ70に与えられる選択信
号S4a〜S4dはそれぞれ回路ブロック21a〜21d内のバスド
ライバ７に与えられる。
第８図において、回路ブロック21aに含まれるラッチ
回路4,5およびバスドライバ７の構成は、第14図に示さ
れる回路ブロック11aに含まれるラッチ回路4,5およびバ
スドライバ７の構成と同様である。
伝達回路80dはORゲート86および双方向Ｎチャネルト
ランジスタ87を含む。ORゲート86の一方の入力端子には
ブロック選択信号BD1が与えられ、他方の入力端子には
ブロック選択信号BS1が与えられる。ブロック選択信号B
D1はブロック選択信号▲▼の反転信号である。OR
ゲート86の出力はトランジスタ87のゲートに与えられ
る。トランジスタ87のドレインおよびソースは、それぞ
れバス配線１およびローカル配線10に接続されている。
なお、回路ブロック21b〜21dの構成も回路ブロック21a
の構成と同様である。
ブロック選択信号BS1およびブロック選択信号BD1のい
ずれか一方が「Ｈ」レベルになると、伝達回路80d内の
トランジスタ87がオンする。これにより、ローカルバス
配線10がバス配線１と接続される。その結果、バス配線
１のデータに従ってローカルバス配線10の電位が決定
し、あるいは、ローカルバス配線10のデータに従ってバ
ス配線１の電位が決定する。このように、バス配線１と
ローカルバス配線10との間で双方向のデータ伝送が可能
となる。
この実施例のバス回路では、ソースとして選択されな
い回路ブロック内のバスドライバ７は活性化されない。
一方、ソースまたはディスティネーションとして選択さ
れないブロック内のトランジスタ87はオフしている。そ
のため、ローカルバス配線10はバス配線１から遮断され
ている。したがって、選択されないブロックのローカル
バス配線10は充放電されない。その結果、余分な電力消
費が防止される。
このように、第４の実施例では、伝達回路として双方
向のトランジスタが用いられているので、回路構成が簡
単になる。
なお、他の部分の構成および動作は第１の実施例の構
成および動作と同様である。
第９図はこの発明の第５の実施例によるプリチャージ
方式のバス回路の主要部の構成を詳細に示す図である。
この実施例においては、第２図の伝達回路に関する次
の点が改良されている。
第２図を参照すると、伝送されるデータに従ってバス
配線１の電位が「Ｌ」レベルまたは「Ｈ」レベルに不確
定に変化するため、伝達回路80aのトランジスタ82は、
ブロックの選択または非選択にかかわらず、常にオンま
たはオフしている。第２図に示されるブロックがディス
ティネーションとして選択されると、ブロック選択信号
▲▼が「Ｌ」レベルとなり、トランジスタ81がオ
ンする。バス配線１の電位が「Ｈ」レベルであれば、ト
ランジスタ82がオフしているので、ノードＡの電位は
「Ｈ」レベルとなる。
次の転送サイクルでこのブロックが選択されないと、
ブロック選択信号▲▼が「Ｈ」レベルとなる。時
刻t1（第３図）では、バス配線１はプリチャージされて
いるので、トランジスタ82はオフしている。そのため、
ノードＡの電位は「Ｈ」レベルに保持される。このと
き、ノードＢは放電され、ノードＢの電位は「Ｌ」レベ
ルとなる。
そこで、時刻t2において、他のブロック間のデータ転
送のためにバス配線１の電位が「Ｌ」レベルになれば、
トランジスタ82がオンする。これにより、「Ｈ」レベル
のノードＡと「Ｌ」レベルのノードＢとの間で電荷の再
配分が起こり、ノードＡからノードＢに電流が流れる。
これにより、トランジスタ84がオンする。その結果、プ
リチャージされたローカルバス配線10が放電されて、そ
の電位が「Ｌ」レベルとなる。
このように、第１の実施例では、ディスティネーショ
ンとして選択されていないブロックにおいて、ローカル
バス配線10が放電され、それにより余分な電力が消費さ
れる場合がある。
これに対して、第９図に示される第５の実施例では、
選択されない下位のバス10が上位のバス１の影響を受け
ないように、伝達回路が構成されている。
第９図の伝達回路80eにおいては、ノードＡと接地端
子との間にＮチャネルMOSトランジスタ88が接続されて
いる。トランジスタ88のゲートにはプリチャージ信号T
PCが与えられる。
転送サイクルにおいて、最初にプリチャージ信号▲
▼が「Ｌ」レベルになりかつプリチャージ信号TPC
が「Ｈ」レベルになると、トランジスタ83,88がオンす
る。それにより、ノードＡおよびＢは放電され、その電
位が「Ｌ」レベルになる。したがって、ディスティネー
ションとして選択されないブロックにおいてバス配線１
の電位が「Ｌ」レベルでトランジスタ82がオンしても、
ノードＡおよびノードＢの電位が「Ｌ」レベルであるた
め電荷の再配分は起こらない。これにより、トランジス
タ84のゲートの電位は「Ｌ」レベルに保持される。その
ため、トランジスタ84がオンすることはない。
このように、第５の実施例では、ディスティネーショ
ンとして選択されないブロック内のローカルバス配線10
は放電されない。したがって、余分な電力消費が防止さ
れる。
なお、他の部分の構成および動作は、第１の実施例の
構成および動作と同様である。
第10図はこの発明の第６の実施例によるプリチャージ
方式のバス回路の主要部の構成を示す回路図である。
この実施例においても、第５の実施例と同様に、伝達
回路が改良されている。
第10図の伝達回路80fを第２図の伝達回路80aと比較す
ると、トランジスタ81および82のゲートが接続される箇
所が異なる。第10図の伝達回路80fでは、トランジスタ8
1のゲートがバス配線１に接続され、トランジスタ82の
ゲートにはブロック選択信号▲▼が与えられる。
第10図に示されるブロックがディスティネーションと
して選択されないときには、ブロック選択信号▲
▼が「Ｈ」レベルとなっている。したがって、トランジ
スタ82はオフしている。そのため、バス配線１の電位が
「Ｌ」レベルで伝達回路80fのトランジスタ81がオンし
ても、トランジスタ82がオフしているためノードＡの電
荷の再配分が起こらない。これにより、トランジスタ84
のゲートの電位は「Ｌ」レベルに保持され、トランジス
タ84がオンすることはない。
このように、第６の実施例では、ディスティネーショ
ンとして選択されないブロック内のローカルバス配線10
は放電されない。したがって、余分な電力消費が防止さ
れる。
なお、他の部分の構成および動作は、第１の実施例の
構成および動作と同様である。
第11図はこの発明の第７の実施例によるプリチャージ
方式のバス回路の主要部の構成を示す回路図である。
この実施例では、伝達回路80gにトランスミッション
ゲートが用いられている。第11図に示すように、伝達回
路80gは、インバータ90およびＮチャネルMOSトランジス
タ91,92,93を含む。トランジスタ91のドレインはバス配
線１に接続され、ソースはトランジスタ93のゲートに接
続されている。トランジスタ92のドレインはトランジス
タ93のゲートに接続され、ソースは接地されている。ト
ランジスタ93のドレインはローカルバス配線10に接続さ
れ、ソースは接地されている。トランジスタ91のゲート
にはブロック選択信号BD1が与えられ、トランジスタ92
のゲートにはインバータ90を介してブロック選択信号BD
1が与えられる。ブロック選択信号BD1はブロック選択信
号▲▼の反転信号である。
ブロック選択信号BD1が「Ｈ」レベルになると、伝達
回路80g内のトランジスタ91がオンし、トランジスタ92
がオフする。そのため、バス配線１の電位が「Ｈ」レベ
ルであれば、トランジスタ93がオンし、ローカルバス配
線10の電位は「Ｌ」レベルになる。逆に、バス配線10の
電位が「Ｌ」レベルであれば、トランジスタ93がオフ
し、ローカルバス配線10の電位は「Ｈ」レベルに保持さ
れる。
このとき、ディスティネーションとして選択されない
ブロック内の伝達回路80gには「Ｌ」レベルのブロック
選択信号が与えられる。そのため、トランジスタ91がオ
フし、トランジスタ92がオンする。したがって、トラン
ジスタ93はオフしローカルバス配線10の電位は「Ｈ」レ
ベルに保持される。このように、ディスティネーション
として選択されないブロック内のローカルバス配線10は
放電されないので、余分な電力消費が防止される。
第１〜第６の実施例の伝達回路80a〜80fでは、バス配
線１にトランジスタのゲートが接続されているのに対し
て、第７実施例の伝達回路80gでは、バス配線１にトラ
ンジスタのドレインが接続されている。
一般に、トランジスタソース・ドレイン容量は、その
ゲート容量よりも小さい。したがって、第７の実施例で
は、伝達回路にトランスミッションゲートを用いること
により、バス配線１の容量が軽減されている。その結
果、バス回路の低消費電力化が実現される。
また、トランスミッションゲートは、スイッチング動
作の高速性に優れるので、短時間にバス配線を放電する
ことができる。したがって、高速な情報伝達が可能とな
る。
この発明は、たとえば、第12図に示される１チップマ
イクロコンピュータに適用することができる。
第12図において、チップCH上に、内部データメモリ20
1、アドレス演算器202、メモリコントローラ203、内部
命令メモリ204、ダイレクトメモリアクセス205、外部イ
ンターフェース206、データパス207、シーケンスコント
ローラ208およびクロック発生器209が形成されている。
クロック発生器209を除く各ブロック201〜208が上記
実施例のブロック11〜14に相当し、各ブロック201〜208
内の複数の回路が回路ブロック21a〜21dに相当する。こ
の発明を適用することにより、１チップマイクロコンピ
ュータの高速化および低消費電力化を図ることができ
る。
なお、この発明は、１チップマイクロコンピュータに
限らず、その他の半導体集積回路装置にも適用すること
ができる。
上記実施例においては、１つのブロック内の回路ブロ
ックから他のブロック内の回路ブロックへのデータの伝
送について説明されているが、同一のブロック内の１つ
の回路ブロックから他の回路ブロックへのデータの伝送
も可能である。
また、上記実施例では、１つのブロック内の１つの回
路ブロックから他のブロック内の１つの回路ブロックへ
データが伝送されるが、１つのブロック内の１つの回路
ブロックから他のブロック内の複数の回路ブロックへの
データの伝送も可能である。
この場合には、ラッチ回路４内のNANDゲート44および
選択信号S3a〜S3dは必要ではない。
機能手段は、論理演算を行なうロジック回路に限ら
ず、他の種々の処理を行なう回路であってもよい。ま
た、機能手段は、処理を行なわずに単にラッチ回路４の
出力をラッチ回路５に伝えるだけの回路または配線であ
ってもよい。
［発明の効果］ 以上のように第１、第７の発明によれば、バスが階層
的に構成されているので、バス容量が軽減される。した
がって、情報の伝送時間が短縮されるとともに、消費電
力が軽減される。
第３の発明によれば、プリチャージレベルが低下する
ので、消費電力がさらに軽減される。
第４の発明によれば、下位のバスをプリチャージする
必要がないので、プリチャージ回路およびプリチャージ
信号線が不要となる。したがって、回路構成およびレイ
アウトが簡略化される。
第５の発明によれば、上位のバスがプリチャージ方式
で駆動されるため、バス容量の増加を抑制することがで
きる。さらに、ドライバの数も減らすことができるの
で、バス容量が軽減される。したがって、情報の伝送時
間がさらに短縮されるとともに、消費電力がさらに軽減
される。
【図面の簡単な説明】
第1A図はこの発明の第１の実施例によるバス回路の全体
構成を示す図である。第1B図は第1A図に含まれる１つの
ブロックの構成を示す図である。第２図は第1B図の主要
部の構成を詳細に示す回路図である。第３図は同実施例
の動作を説明するためのタイミングチャートである。第
４図はこの発明の第２の実施例によるバス回路の全体構
成を示す図である。第５図は第４図の主要部の構成を詳
細に示す回路図である。第６図はこの発明の第３の実施
例によるバス回路の主要部の構成を詳細に示す回路図で
ある。第７図はこの発明の第４の実施例によるバス回路
の主要部の構成を示す図である。第８図は第７図の主要
部の構成を詳細に示す回路図である。第９図はこの発明
の第５の実施例によるバス回路の主要部の構成を詳細に
示す回路図である。第10図はこの発明の第６の実施例に
よるバス回路の主要部の構成を詳細に示す回路図であ
る。第11図はこの発明の第７の実施例によるバス回路の
主要部の構成を詳細に示す回路図である。第12図はこの
発明が適用される１チップマイクロコンピュータの構成
を示すブロック図である。第13図は従来のバス回路の全
体構成を示す図である。第14図は第13図に含まれる回路
ブロックの構成を示す回路図である。第15図は従来のバ
ス回路の動作を説明するためのタイミングチャートであ
る。 図において、１はバス配線、２はプリチャージ用Ｐチャ
ネルMOSトランジスタ、10はローカルバス配線、11〜14
はブロック、12はプリチャージ用のＰチャネルMOSトラ
ンジスタ、21a〜21dは回路ブロック、4,5はラッチ回
路、６はロジック回路、60はバスドライバ、70はマルチ
プレクサ、80a,80b,80c,80d,80e,80f,80gは伝達回路で
ある。 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井上 喜嗣 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 栗本 敦 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社カスタムエル・エス・アイ設 計技術開発センター内 (72)発明者 近藤 晴房 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 中林 竹雄 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭56−22123（ＪＰ，Ａ) 特開 昭63−211817（ＪＰ，Ａ) 特開 平１−31251（ＪＰ，Ａ)

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】１チップ上に形成され、複数の機能部分の
    間で相互に情報を伝送するためのバス回路であって、 上位のバスおよび複数の下位のバスを含む階層的なバス
    を備え、 前記複数の下位のバスの各々には複数の機能部分が結合
    され、 前記上位のバスから前記複数の下位のバスの各々へ情報
    を伝送する複数の伝送手段と、 前記上位のバスを所定の電位にプリチャージする第１の
    プリチャージ手段と、 前記複数の下位のバスに対応して設けられ、各々が対応
    する下位のバスを所定の電位にプリチャージする複数の
    第２のプリチャージ手段とをさらに備えた、バス回路。
  2. 【請求項２】前記複数の伝送手段の各々は、前記上位の
    バスの電位に従って、対応する下位のバスの電位を保持
    するかまたは対応する前記下位のバスを放電する伝達手
    段を含む、特許請求の範囲第１項記載のバス回路。
  3. 【請求項３】複数の前記伝達手段のいずれかを選択して
    活性化させる選択信号を発生する選択信号発生手段をさ
    らに備える、特許請求の範囲第２項記載のバス回路。
  4. 【請求項４】複数の前記伝達手段の各々は、 対応する下位のバスを放電する第１のスイッチ手段と、 前記上位のバスの電位および前記選択信号に応答して、
    前記第１のスイッチ手段を導通または非導通にする第２
    のスイッチ手段とを含む、特許請求の範囲第３項記載の
    バス回路。
  5. 【請求項５】複数の前記伝達手段の各々は、 非選択時に、前記上位のバスの影響が対応する下位のバ
    スに与えられることを阻止する手段を含む、特許請求の
    範囲第３項記載のバス回路。
  6. 【請求項６】１チップ上に形成され、複数の機能部分の
    間で相互に情報を伝送するためのバス回路であって、 上位のバスおよび複数の下位のバスを含む階層的なバス
    を備え、 前記複数の下位のバスの各々には複数の機能部分が結合
    され、 少なくとも前記上位のバスまたは前記複数の下位のバス
    の１つを所定の電位にプリチャージするプリチャージ手
    段、および 前記上位のバスから前記複数の下位のバスの各々へ情報
    を伝送する複数の伝送手段をさらに備えた、バス回路。
  7. 【請求項７】１チップ上に形成され、複数の機能部分の
    間で相互に情報を伝送するためのバス回路であって、 上位のバスおよび複数の下位のバスを含む階層的なバス
    を備え、 前記複数の下位のバスの各々には複数の機能部分が結合
    され、 電源電位ノードと前記上位バスとの間に接続され、プリ
    チャージ信号にて制御されてプリチャージ期間に前記電
    源電位ノードに印加される電圧より低い電圧を前記上位
    バスに供給するプリチャージ手段、および 前記上位のバスから前記複数の下位のバスの各々へ情報
    を伝送する複数の伝送手段をさらに備えた、バス回路。
  8. 【請求項８】１チップ上に形成され、複数の機能部分の
    間で相互に情報を伝送するためのバス回路であって、 上位のバスおよび複数の下位のバスを含む階層的なバス
    を備え、 前記複数の下位のバスの各々には複数の機能部分が結合
    され、 前記上位のバスを所定の電位にプリチャージするプリチ
    ャージ手段、 前記上位バスの情報に従って、前記複数の下位のバスの
    各々を所定の第１の電位、所定の第２の電位およびフロ
    ーティング状態のいずれかに駆動する複数の３状態駆動
    手段、および 前記複数の下位のバスに対応して設けられ、各々が対応
    する複数の機能部分のいずれかの出力に従って、前記上
    位のバスを駆動する複数のドライバ手段を備えた、バス
    回路。
  9. 【請求項９】１チップ上に形成され、複数の機能部分の
    間で相互に情報を伝送するためのバス回路であって、 上位のバスおよび複数の下位のバスを含む階層的なバス
    を備え、 前記複数の下位のバスの各々には複数の機能部分が結合
    され、 前記上位のバスを所定の電位にプリチャージするプリチ
    ャージ手段と、 前記複数の下位のバスに対応して設けられ、各々が対応
    する複数の機能部分の出力のいずれかを選択する複数の
    マルチプレクス手段と、 前記複数の下位のバスに対応して設けられ、各々が対応
    するマルチプレクス手段により選択された機能部分の出
    力に従って、前記上位のバスを駆動する複数のドライバ
    手段と、 前記複数の下位のバスに対応して設けられ、各々が前記
    上位のバスの情報従って、対応する下位のバスを駆動す
    る複数の伝達手段とを備えた、バス回路。
  10. 【請求項１０】１チップ上に形成され、複数の機能部分
    の間で相互に情報を伝送するためのバス回路であって、 上位のバスならびに対応して設けられる複数の第１およ
    び第２の下位のバスを含む階層的なバスを備え、 前記複数の第１の下位のバスの各々には、複数の機能部
    分が結合され、前記複数の機能部分の各々は、対応する
    前記第２の下位のバスと結合し、 前記複数の第２の下位のバスに対応して設けられ、各々
    が対応する複数の機能部分の出力のいずれかを選択する
    複数のマルチプレクス手段と、 前記複数の第２の下位のバスに対応して設けられ、各々
    が対応するマルチプレクス手段により選択された機能部
    分の出力に従って、上記上位のバスを駆動する複数のド
    ライバ手段と、 前記複数の第１の下位のバスに対応して設けられ、各々
    が前記上位のバスの情報に従って、対応する前記第１の
    下位のバスを駆動する複数の伝達手段を備えた、バス回
    路。
  11. 【請求項１１】複数のブロックを備え、 前記複数のブロックの各々は、 入力ノードと出力ノードとを有しかつ前記入力ノードに
    入力された入力情報に所定の論理演算処理を施してその
    処理結果を前記出力ノードに出力する回路ブロックを複
    数個含み、 前記複数のブロックの前記複数の回路ブロックに対する
    入力情報を伝送するための上位のバスと、 前記複数のブロックに対応してそれぞれ設けられ、各々
    が対応する前記ブロックの前記複数の回路ブロックの前
    記入力ノードに接続された複数の下位のバスと、 前記複数の下位のバスに対応してそれぞれ設けられ、各
    々が前記上位のバスにおける入力情報を対応する前記下
    位のバスに伝送するための複数の伝送手段とをさらに備
    えた、半導体集積回路装置。
  12. 【請求項１２】複数のブロックを備え、 前記複数のブロックの各々は、 入力ノードと出力ノードとを有しかつ前記入力ノードに
    入力された入力情報に所定の論理演算処理を施してその
    処理結果を前記出力ノードに出力する回路ブロックを複
    数個含み、 前記複数のブロックの前記複数の回路ブロックに対する
    入力情報および前記複数の回路ブロックからの出力情報
    を伝送するための上位のバスと、 前記複数のブロックに対応してそれぞれ設けられ、各々
    が対応する前記ブロックの前記複数の回路ブロックの前
    記入力ノードに接続された複数の下位のバスと、 前記複数の下位のバスに対応してそれぞれ設けられ、各
    々が前記上位のバスにおける入力情報を対応する下位の
    バスに伝送するための複数の第１の伝送手段と、 前記複数のブロックに対応してそれぞれ設けられ、各々
    が対応する前記ブロックの前記複数の回路ブロックの複
    数の前記出力リードに接続されて前記複数の回路ブロッ
    クの複数の前記出力ノードに供給される出力情報を選択
    的に前記上位のバスに伝送するための複数の第２の伝送
    手段とを備えた、半導体集積回路装置。
  13. 【請求項１３】複数のブロックを備え、 前記複数のブロックの各々は、 入力ノードと出力ノードとを有しかつ前記入力ノードに
    入力された入力情報に所定の論理演算処理を施してその
    処理結果を前記出力ノードに出力する回路ブロックを複
    数個含み、 前記複数のブロックの前記複数の回路ブロックに対する
    入力情報および前記複数の回路ブロックからの出力情報
    を伝送するための上位のバスと、 前記複数のブロックに対応してそれぞれ設けられ、各々
    が対応する前記ブロックの前記複数の回路ブロックの前
    記入力ノードおよび前記出力ノードに接続された複数の
    下位のバスと、 前記複数の下位のバスに対応してそれぞれ設けられ、各
    々が前記上位のバスにおける入力情報を対応する前記下
    位のバスに伝送しかつ対応する前記下位のバスにおける
    出力情報を前記上位のバスに伝送するための複数の伝送
    手段とをさらに備えた、半導体集積回路装置。
  14. 【請求項１４】入力ノードと出力ノードとを有しかつ前
    記入力ノードに入力された入力情報に所定の論理演算処
    理を施してその処理結果を前記出力ノードに出力する回
    路ブロックを複数個含むデータパスと、 前記データパスに対応して設けられ、前記データパスの
    前記複数の回路ブロックの前記入力ノードに接続された
    データパス用バスと、 入力ノードと出力ノードとを有しかつ前記入力ノードに
    入力された入力情報に所定の論理演算処理を施してその
    処理結果を前記出力ノードに出力する回路ブロックを複
    数個含む外部インタフェースと、 前記外部インタフェースに対応して設けられ、前記外部
    インタフェースの前記複数の回路ブロックの前記入力ノ
    ードに接続された外部インタフェース用バスと、 前記データパスおよび前記外部インタフェースの前記複
    数の回路ブロックに対する入力情報を伝送するための上
    位のバスと、 前記上位のバスと前記データパス用バスとの間に設けら
    れ、前記上位のバスからの入力情報を前記データパス用
    バスに伝送するためのデータパス用伝送手段と、 前記上位のバスと前記外部インタフェース用バスとの間
    に設けられ、前記上位のバスからの入力情報を前記外部
    インタフェース用バスに伝送するための外部インタフェ
    ース用伝送手段とを備えた、マイクロコンピュータ。
  15. 【請求項１５】入力ノードと出力ノードとを有しかつ前
    記入力ノードに入力された入力情報に所定の論理演算処
    理を施してその処理結果を前記出力ノードに出力する回
    路ブロックを複数個含むデータパスと、 前記データパスに対応して設けられ、前記データパスの
    前記複数の回路ブロックの前記入力ノードに接続された
    データパス用バスと、 入力ノードと出力ノードとを有しかつ前記入力ノードに
    入力された入力情報に所定の論理演算処理を施してその
    処理結果を前記出力ノードに出力する回路ブロックを複
    数個含む外部インタフェースと、 前記外部インタフェースに対応して設けられ、前記外部
    インタフェースの前記複数の回路ブロックの前記入力ノ
    ードに接続された外部インタフェース用バスと、 前記データパスおよび前記外部インタフェースの前記複
    数の回路ブロックに対する入力情報および前記複数の回
    路ブロックからの出力情報を伝送するための上位バス
    と、 前記上位のバスと前記データパス用バスとの間に設けら
    れ、前記上位のバスからの入力情報を前記データパス用
    バスに伝送するための第１のデータパス用伝送手段と、 前記上位のバスと前記外部インタフェース用バスとの間
    に設けられ、前記上位のバスからの入力情報を前記外部
    インタフェース用バスに伝送するための第１の外部イン
    タフェース用伝送手段と、 前記データパスに対応して設けられ、前記データパスの
    前記複数の回路ブロックの複数の前記出力リードに接続
    されて前記複数の回路ブロックの複数の前記出力ノード
    に供給される出力情報を選択的に前記上位のバスに伝送
    するための第２のデータパス用伝送手段と、 前記外部インタフェースに対応して設けられ、前記外部
    インタフェースの前記複数の回路ブロックの複数の前記
    出力ノードに接続されて前記複数の回路ブロックの複数
    の前記出力ノードに供給される出力情報を選択的に前記
    上位のバスに伝送するための第２の外部インタフェース
    用伝送手段とを備えた、マイクロコンピュータ。
  16. 【請求項１６】入力ノードと出力ノードとを有しかつ前
    記入力ノードに入力された入力情報に所定の論理演算処
    理を施してその処理結果を前記出力ノードに出力する回
    路ブロックを複数個含むデータパスと、 前記データパスに対応して設けられ、前記データパスの
    前記複数の回路ブロックの前記入力ノードおよび前記出
    力ノードに接続されたデータパス用バスと、 前記入力ノードと出力ノードとを有しかつ前記入力ノー
    ドに入力された入力情報に所定の論理演算処理を施して
    その処理結果を前記出力ノードに出力する回路ブロック
    を複数個含む外部インタフェースと、 前記外部インタフェースに対応して設けられ、前記外部
    インタフェースの前記複数の回路ブロックの前記入力ノ
    ードおよび前記出力ノードに接続された外部インタフェ
    ース用バスと、 前記データパスおよび前記外部インタフェースの前記複
    数の回路ブロックに対する入力情報および前記複数の回
    路ブロックからの出力情報を伝送するための上位のバス
    と、 前記データパス用バスに対応して設けられ、前記上位の
    バスにおける入力情報を前記データパス用バスに伝送し
    かつ前記データパス用バスにおける出力情報を前記上位
    のバスに伝送するためのデータパス用伝送手段と、 前記外部インタフェース用バスに対応して設けられ、前
    記上位のバスにおける入力情報を前記外部インタフェー
    ス用バスに伝送しかつ前記外部インタフェース用バスに
    おける出力情報を前記上位のバスに伝送するための外部
    インタフェース用伝送手段とを備えた、マイクロコンピ
    ュータ。
JP2078283A 1989-04-18 1990-03-26 バス回路 Expired - Lifetime JP2561167B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2078283A JP2561167B2 (ja) 1989-04-18 1990-03-26 バス回路
US07/508,724 US5053642A (en) 1989-04-18 1990-04-13 Bus circuit and operating method thereof
DE4012370A DE4012370C2 (de) 1989-04-18 1990-04-18 Busschaltkreis, Betriebsverfahren und Verwendung hierfür

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP9930689 1989-04-18
JP1-99306 1989-04-18
JP2078283A JP2561167B2 (ja) 1989-04-18 1990-03-26 バス回路

Publications (2)

Publication Number Publication Date
JPH0348356A JPH0348356A (ja) 1991-03-01
JP2561167B2 true JP2561167B2 (ja) 1996-12-04

Family

ID=26419359

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2078283A Expired - Lifetime JP2561167B2 (ja) 1989-04-18 1990-03-26 バス回路

Country Status (3)

Country Link
US (1) US5053642A (ja)
JP (1) JP2561167B2 (ja)
DE (1) DE4012370C2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0137108B1 (en) * 1993-06-25 1998-06-15 Hitachi Ltd Bus driving system and integrated circuit device using the same
US5633605A (en) * 1995-05-24 1997-05-27 International Business Machines Corporation Dynamic bus with singular central precharge
KR100388317B1 (ko) * 1998-12-28 2003-10-10 주식회사 하이닉스반도체 반도체메모리소자
DE102008006608A1 (de) 2008-01-30 2009-08-06 Dr. Ing. H.C. F. Porsche Aktiengesellschaft Cabrioletfahrzeug
JP2012151679A (ja) * 2011-01-19 2012-08-09 Ntt Electornics Corp バスドライバ回路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2851825C2 (de) * 1978-11-30 1987-03-12 Siemens AG, 1000 Berlin und 8000 München Integrierte Halbleiterschaltung mit MIS-Feldeffekttransistoren
JPS5622123A (en) * 1979-08-01 1981-03-02 Fujitsu Ltd Internal bus forming system for single chip function element
FR2560410B1 (fr) * 1984-02-24 1986-06-06 Efcis Circuit de precharge de bus de transfert de donnees logiques
US4621202A (en) * 1984-11-13 1986-11-04 Motorola, Inc. Bi-directional bus isolation circuit
JPS62201862A (ja) * 1986-03-03 1987-09-05 Nippon Chem Ind Co Ltd:The 芳香族チオ−ル類の製造方法
JPS63211817A (ja) * 1987-02-27 1988-09-02 Hitachi Ltd 半導体集積回路装置
US4872161A (en) * 1987-03-19 1989-10-03 Matsushita Electric Industrial Co., Ltd. Bus circuit for eliminating undesired voltage amplitude
JP2621176B2 (ja) * 1987-05-14 1997-06-18 ソニー株式会社 ワンチツプマイクロコンピユータ
JPS6431251A (en) * 1987-07-28 1989-02-01 Nec Corp Microprocessor
JPH0799639B2 (ja) * 1987-07-31 1995-10-25 株式会社東芝 半導体集積回路
JPS6491221A (en) * 1987-09-30 1989-04-10 Sharp Kk Connecting circuit for precharging bus
JPH0193927A (ja) * 1987-10-06 1989-04-12 Fujitsu Ltd プログラム可能な論理回路
US4857765A (en) * 1987-11-17 1989-08-15 International Business Machines Corporation Noise control in an integrated circuit chip
US4918329B1 (en) * 1988-07-25 1993-06-01 Data transmission system

Also Published As

Publication number Publication date
US5053642A (en) 1991-10-01
DE4012370A1 (de) 1990-10-25
JPH0348356A (ja) 1991-03-01
DE4012370C2 (de) 1996-07-25

Similar Documents

Publication Publication Date Title
KR100309723B1 (ko) 집적 회로 장치
US4849658A (en) Dynamic logic circuit including bipolar transistors and field-effect transistors
US4645944A (en) MOS register for selecting among various data inputs
JP3866111B2 (ja) 半導体集積回路及びバーンイン方法
EP0162932B1 (en) Data processing system with output switching circuit
US5378934A (en) Circuit having a master-and-slave and a by-pass
JP2561167B2 (ja) バス回路
US6507219B2 (en) Charge sharing and charge recycling for an on-chip bus
US7449924B2 (en) Latch-based serial port output buffer
JP3672633B2 (ja) 半導体メモリ装置
US5966407A (en) Bus driving system and integrated circuit device using the same
JPH0766669B2 (ja) デコーダバッファ回路
US4851716A (en) Single plane dynamic decoder
EP0228649B1 (en) CMOS encoder circuit
JP2001024496A (ja) 入出力回路
JPS6227408B2 (ja)
US6111428A (en) Programmable logic array
JPS5925419A (ja) Ｃｍｏｓ集積回路装置
JP2538628B2 (ja) 半導体集積回路
JPH09200026A (ja) Ｌｓｉ論理回路
JPS62195780A (ja) 半導体記憶装置
US5970014A (en) Semiconductor memory device having two or more memory blocks
US5243572A (en) Deselect circuit
JPH047618A (ja) 信号伝送回路
JP3235105B2 (ja) 演算回路