JPH0193927A - プログラム可能な論理回路 - Google Patents

プログラム可能な論理回路

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JPH0193927A
JPH0193927A JP62251980A JP25198087A JPH0193927A JP H0193927 A JPH0193927 A JP H0193927A JP 62251980 A JP62251980 A JP 62251980A JP 25198087 A JP25198087 A JP 25198087A JP H0193927 A JPH0193927 A JP H0193927A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 本発明はプログラム可能な論理回路（Ｐｒｏｇｒａ層−
５ａｂｌｅ　Ｌｏｇｉｃ　Ａｒｒａｙ、以下ＰＬＡとい
う、）、特にユーザによりプログラム可能な論理回路（
Ｆｉｅｌｄ　ＰＬＡ　、以下ＦＰＬＡという、）の構成
に関し。
１、ｆ！類のパルスを用いて高速にダイナミック動作さ
せることを目的とし、 入力信号のレベル変化を検知してパルスを生成するパル
ス発生回路と、ＡＮＤアレイ積項線をプルアップするロ
ードトランジスタと、ＡＮＤアレイの積項線の出力論理
が入力信号によって設定されるときに、前記パルスによ
って前記ＡＮＤアレイ積項線をチャージアップするプリ
チャージトランジスタと、前記ＡＮＤアレイの積項線の
出力論理が入力信号によって確定された後、該出力論理
をＯＲアレイ入力線に伝達する回路とを少なくとも有す
ることを特徴とする。
［産業上の利用分野］ 本発明はＰＬＡに関し、特にＦＰＬＡの回路構成に関す
るものである。
［従来の技術］ 従来よりＳＲＡＭ　（Ｓｔａｔｉｃ　　ＲＡ　Ｍ）やＥ
ＰＲＯＭ（Ｅｒａｓａｂｌｅ　Ｐｒａｇｒａａｖａｂｌ
ｅ　　ＲＯＭ）においては、ＡＴＤ　（Ａｔｉｒｅｓｓ
　Ｔｒａｎｓｉｔｉｏｎ　Ｄｅｔｅｃｔ）パルスを用い
て動作の高速化を図っている。
ところで、ＰＬＡではＡＮＤアレイとＯＲアレイとアレ
イが２段に分かれているので、ダイナミック動作させる
ためには２種類のパルスを必要とし、例えば、第４図に
示すように、位相の異なる２種類のクロックパルス（φ
１．φ２）を用いて動作させている（　ｒＰＬＡＪの作
り方・使い方、笹尾勤著９日刊工業新開社１９頁）。
なお、１種類のパルスを用いて動作させる回路例として
第５図に示すもの（ｎ　−Ｍ　ＯＳ構成のダイナミック
ＰＬＡ回路）がある（特開昭５ｌ−Ｅｉ１２５Ｂ　＞　
、この回路の動作の概略を説明すると、φ＝１によって
まずトランジスタ１１と１３をオンして積項線１１１と
１３１を予めチャージアップしておき（このときφ＝０
によってトランジスタ１２はオフ）、次いでφ＝１、φ
＝Ｏによってトランジスタ１１と１３をオフ、トランジ
スタ１２をオンして積項線１１１，１３１の出力論理を
確定し、同時にフリップフロップ回路４１と４２とを動
作させて該出力論理をＯＲ入力線２４１と２６１に伝達
する。
またφ＝１．φ＝Ｏのときにはトランジスタ２４と２５
のチャージアップを行ない、φ＝Ｏ２φ＝１でディスチ
ャージしてＯＲ出力項２１１゜２２１出力論理を確定し
てフリップフロップ回路４３．４３からデータを出す。
［発明が解決しようとする問題点コ ところで、２種類のクロックパルス（φｌ。
φ２）を用いて動作させる従来例（第４図）によれば、
プロセスのバラツキ等によりφ１とφ２の位相がずれ、
誤動作や良品歩留りの低下を招く問題がある。
また、第５図の従来例によれば、単一のクロックパルス
により動作させるので、第４図の従来例の問題点を解決
することができるが、構成素子数を多く必要とするフリ
ツプフロツプ回路を用いているので、回路規模が大きく
なるという問題がある。更に、クロックパルスφ（φ）
は入力Ｅ１とＥ２と独立に発生されているので、積項線
１１１．１３１がプリチャージされる前にＥｌとＥ２が
入力する可能性もあり、この場合にはディスチャージに
よって高速動作させるというこの回路のメリットが失わ
れ、動作が遅くなるという問題がある。
本発明はかかる従来の問題に鑑みて創作されたものであ
り、入力の変化を検出してパルスを発生させ、このパル
スを用いて高速動作させる簡単な構成のダイナミック動
作のＰＬＡの提供を目的とする。
［問題点を解決するためのｆ段Ｊ 本発明のＰＬＡの回路は、本発明の実施例回路図、第１
図に示すように、入力信号（ＥｌやＥ２など）のレベル
変化を検出してＩ　ＴＤ　（Ｉｎｐｕｔ　丁ｒａｎｓｉ
ｔｉｏｒ１Ｄｅｔｅｃｔ）信号パルスを生成する回路５
と、ＡＮＩ）アレイ積項線ａをプルアップするロードト
ランジスタＱ３と、ＡＮＤアレイ１の積項線ａの出力論
理が入力信号（Ｅｌ、Ｅ２）によって確定されるときに
、前記パルスによって該ＡＮＤアレイ積項線ａをチャー
ジアップするプリチャージトランジスタＱ２と、積項線
ａの出力論理が入力信号（Ｅｌ、Ｅ２）によって確定さ
れた後、該出力論理をＯＲアレイ入力線ｅに伝達する回
路（トランジスタＱ４　、　Ｑ５　、　Ｑ６　、インバ
ータ３）とを少なくとも有している。
［作用］ ＩＴＤおよびＩＴＤ信号パルスは入力信号（ＥｌやＥ２
等）の変化を検出することによって生成される（第２図
参照）、このＩＴＤおよびＩＴＤ信号パルスはＡＮＤア
レイｌの積９ｉ線ａのチャージアップとＯＲアレイ２の
入力線ｅのディスチャージに用いられる。
すなわち、入力信号（Ｅｌ、Ｅｌ）が入力するとき、Ｉ
ＴＤ信号低レベルとなってＱ２をオンし、積項線ａがチ
ャージアップされる（このときＱ４はオフである。）。
また、このとき入力信号（Ｅｌ、Ｅｌ）の入力により積
項線ａの出力論理が確定するが、積項ん＆ｌａが前述の
ようにチャージアップされるので、出力論理が高速に確
定する。
ＩＴＤ信号が高レベルに戻るとＱ２をオフ、Ｑ４をオン
するので、該出力論理はインバータ３を介してＯＲアレ
イ２の入力線ｅに伝達される。なお、このときＱ７はオ
フしている。
このように、本発明によれば入力信号（Ｅｌ。
Ｅｌ等）のレベル変化によって生成された１種類の信号
パルス（Ｉ　ＴＤ　、　Ｉ　ＴＤ）によりダイナミック
動作するので、高速動作が可能であり、かつパルスの位
相ずれのおそれもない、また、フリップフロップ回路を
用いる従来例回路（第５図）よりも構成素子を減少させ
ることができるので、高集積化に適している。
［実施例］ 次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係るＰＬＡ回路の構成図で
あり、ｌは入力信号Ｅ１、Ｅｌなどを入力とするＡＮＤ
アレイ回路である。
また５は入力信号Ｅ１．Ｅ２などを入力してＩＴＤおよ
びＩＴＤ信号パルスを生成するＩＴＤ信号生成回路、４
はオア回路である。
Ｑｌはセンス用トランスファーゲートであり、ＡＮＤア
レイｌの積項線が“１ルベルのときカットオフ、“０”
レベルのときオンする。なお、４１ルベル、“０″レベ
ルの振幅は、バイアス電圧のレベルで調整する。Ｑ２は
積項線ａをプリチャージするトランジスタであり、ＩＴ
Ｄ信号パルスにより制御される。Ｑ３は積項線ａを常時
プルアップするロー−トランジスタであるが。
プルアップ抵抗は高い。
Ｑ４〜Ｑ６はｎ−ＭＯＳ型ＨＡＮＤ回路を形成し、３は
ＯＲアレイ入入力線上ドライブするためのインバータで
ある。またＱ７はＯＲアレイ２の入力線ｅがディスチャ
ージするのを助けるトランジスタであり、このときＯＲ
出力項ｆを不図示のチャージアップ用トランジスタを用
いてプリチャージすることができる。なお、Ｒは抵抗で
あり、入力線ｅをディスチャージするときに役立つ。
次に、本発明の実施例回路の動作について説明する。
まず、入力信号（Ｅｌ、Ｅｌなど）が入力すると、ＩＴ
Ｄ信号レベルがレベルとなって、Ｑ２がオンする。これ
により積項線ａがプリチャージされる（このときＱ４は
オフである。）また、入力信号（Ｅｌ、Ｅｌなど）が入
力すると、ＡＮＤアレイのセルが選択されて積項線の出
力論理が確実するが、上述のように、積項線はプリチャ
ージされているので、出力論理は確実する。
そして、ＩＴＤ信号がＨレベルに戻ると、Ｑ２がオフす
る。これにより、積項１ｉａの出力がインバータ３を介
してＯＲアレイ２の入力線ｅに伝達される。このときＱ
７はオフしている。
なお積項線ａをチャージアップするときには、Ｑ７がオ
ンしてＯＲアレイの入力線ｅをディスチャージする（Ｉ
ＴＤ信号レベし＝１）、従ってこのときＯＲ出力項ｆを
不図示のトランジスタを用いてチャージアップすること
ができる。
すなわち、すべての積項線ａがチャージアップされると
き、すべてのＯＲ入力ｍｅがディスチャージされ、すべ
てのＯＲ出力項ｆがチャージアップされる。
このように、本発明によればビット線（積項線ａ、ＯＲ
出力項ｆ）をセルトランジスタでディスチャージするこ
とにより読出す構成であるから、高速読出しが可使であ
る。
また入力信号の変化の検出により生成された一種類の信
号パルス（Ｉ　ＴＤ　、　Ｉ　ＴＤ）を用いて、ダイナ
ミック動作させるので、信号の位相ずれのおそれがなく
適正な動作が保証される。
更に従来のようなフリップフロップ回路を用いる構成で
ないので、回路素子数の減少により集積化の向上が図れ
る。
そして、ロードトランジスタＱ３のｇｍは低くてもよい
ので消費電力の低減化が可能である。
また、積項！ａａをチャージアップトランジスタを用い
て駆動するので、セル数が増加し被駆動トランジスタ数
が増加しても高速駆動が可能である。
なお、第３図は、第２図に示すＩＴＤ信号生成回路５の
詳細な回路図であり、第３図はその動作を説明するため
のタイミングチャートである。
なお、実施例では０ＭＯ８−ＦＥＴにより構成したが、
ｎ　−Ｎ０５ＦＥＴ等の単一チャネル型ＦＥＴによって
構成することも可能である。
［発明の効果］ 以上説明したように、本発明によれば簡単な回路構成で
高速のダイナミック動作が可能である。
またダイナミック動作させるパルスは外部入力信号の変
化を検出することにより作成しているので、外部からみ
ればスタティック動作であるからユーザーにとって使用
が容易である。
【図面の簡単な説明】
第１図は本発明の実施例に係るＰＬＡ回路の回路図、 第２図はＩＴＤ信号生成回路の回路図、第３図は第２図
の回路の動作を説明するためのタイミングチャート、 第４図、第５図は従来例に係るＰＬＡ回路の回路図であ
る。 （符号の説明） ｌ・・・ＡＮＤアレイ、 ２・・・ＯＲアレイ、 ３・・・インバータ、 ４・・・オア回路、 ５・・・ＩＴＤ信号生成回路、 ａ・・・ＡＮＤアレイ積項線、 ｅ・・・ＯＲアレイ入力線、 ｆ・・・ＯＲ出力項、 Ｑｌ　、Ｑ４　、Ｑ５　、Ｑ７・−ｎチャネルＦＥＴ、
Ｑ２．Ｑ３・・・ｐチャネルＦＥＴ、 Ｑ６・・・チャネルＦＥＴ　（デプレッション拳モード Ｒ・・・抵抗。 ＩＴＤイ嘉゛弓′土苧シ回耐巧２）へムプ匹２鱈２図 タ１′ミシフ＋イー゛− 第３図 従宋炒ｊのＰＬＡ巨完〜 第４図

Claims (1)

  1. 【特許請求の範囲】 入力信号のレベル変化を検知してパルスを生成するパル
    ス発生回路と、 ＡＮＤアレイ積項線をプルアップするロードトランジス
    タと、 ＡＮＤアレイの積項線の出力論理が入力信号によって設
    定されるときに、前記パルスによって前記ＡＮＤアレイ
    積項線をチャージアップするプリチャージトランジスタ
    と、 前記ＡＮＤアレイの積項線の出力論理が入力信号によっ
    て確定された後、該出力論理をＯＲアレイ入力線に伝達
    する回路とを少なくとも有することを特徴とするプログ
    ラム可能な論理回路。
JP62251980A 1987-10-06 1987-10-06 プログラム可能な論理回路 Granted JPH0193927A (ja)

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