JPS62190926A - ダイナミツクｐｌａ回路 - Google Patents
ダイナミツクｐｌａ回路Info
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- JPS62190926A JPS62190926A JP3452386A JP3452386A JPS62190926A JP S62190926 A JPS62190926 A JP S62190926A JP 3452386 A JP3452386 A JP 3452386A JP 3452386 A JP3452386 A JP 3452386A JP S62190926 A JPS62190926 A JP S62190926A
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- 238000004904 shortening Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000012886 linear function Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
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- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＮチャンネル形あるいはＰチャンネル形ＭＯＳ
トラン・ジスタＷ１譚のダイナミ１．りＰＬＡ回路の動
作速度の改善に関するものである。
トラン・ジスタＷ１譚のダイナミ１．りＰＬＡ回路の動
作速度の改善に関するものである。
従来の技術
従来のダイナミックＰＬＡ回路を第４図に、この回路の
タイミングチャートを第２図に示す。第４図において１
１１Ｉ２および工。は入力線、Ｒ１，Ｒ２゜Ｒ３および
Ｒ４は論理積項線、０１．ｏ２，０３およびｏ４は出力
線、１，２・・・・・・１８および１９はＮチャンネル
形のエンハンストメント型ＭＯｓ）ランジスタ（以下Ｍ
Ｏ８Ｔｒ と記す）、２０．２１および２２はインバ
ータ、φ１．φ２．φ３およびφ４はクロック線である
。
タイミングチャートを第２図に示す。第４図において１
１１Ｉ２および工。は入力線、Ｒ１，Ｒ２゜Ｒ３および
Ｒ４は論理積項線、０１．ｏ２，０３およびｏ４は出力
線、１，２・・・・・・１８および１９はＮチャンネル
形のエンハンストメント型ＭＯｓ）ランジスタ（以下Ｍ
Ｏ８Ｔｒ と記す）、２０．２１および２２はインバ
ータ、φ１．φ２．φ３およびφ４はクロック線である
。
また、第２図中、（ａ）はクロック線φ１ のクロック
パルス波形、（ｂ）はクロック線φ２のクロックパルス
波形、（Ｃ）はクロック線φ３のクロックパルス波形、
（ｄ）はクロック線φ４のクロックパルス波形、（ｅ）
は論理積項線Ｒ１のレベル波形、（ｆ）は論理積項線Ｒ
２のレベル波形および（ｑ）は出力線０１ のレベル波
形である。
パルス波形、（ｂ）はクロック線φ２のクロックパルス
波形、（Ｃ）はクロック線φ３のクロックパルス波形、
（ｄ）はクロック線φ４のクロックパルス波形、（ｅ）
は論理積項線Ｒ１のレベル波形、（ｆ）は論理積項線Ｒ
２のレベル波形および（ｑ）は出力線０１ のレベル波
形である。
以下に、第２図と第４図を参照してダイナミックＰＬＡ
回路の主要部の動作原理を説明する。
回路の主要部の動作原理を説明する。
ＭＯ３Ｔｒ １は、クロック線φ、の論理レベルが高
レベル（”Ｈ°゛）の状態になると導通し、論理積項線
Ｒ１〜Ｒ４はＭＯ３Ｔｒ １を通して電源電圧ｖＤＤ
でプリチャージされ、すべて”Ｈ”レベルとなる。
レベル（”Ｈ°゛）の状態になると導通し、論理積項線
Ｒ１〜Ｒ４はＭＯ３Ｔｒ １を通して電源電圧ｖＤＤ
でプリチャージされ、すべて”Ｈ”レベルとなる。
論理積項線Ｒ１とＲ２の動作波形について説明すの論理
レベルが”Ｈ”の状態であるとする。クロック線φ１
の論理レベルが時刻ｔ０で′Ｈ″になると論理積項線Ｒ
１とＲ２はプリチャージされ、その論理レベルは”Ｌ”
からＨ”に変化する。
レベルが”Ｈ”の状態であるとする。クロック線φ１
の論理レベルが時刻ｔ０で′Ｈ″になると論理積項線Ｒ
１とＲ２はプリチャージされ、その論理レベルは”Ｌ”
からＨ”に変化する。
次に、クロック線φ２の論理レベルが時刻ｔ１でｎ Ｈ
＋＋になると、ＭＯ３Ｔｒ２ は導通（”ＯＮ”）状
態となる。この時、入力線１１．Ｉ２およびＩ３ の論
理レベルがＨ”であるためＭＯＳＴｒ３ は非導通じＯ
ＦＦ″）であり、ＭＯＳ Ｔｒ ４ト５ハ”ＯＮ”の状
態である。論理積項線Ｒ１は、ＭＯ８Ｔｒ３が”ＯＦＦ
”状態であるため電荷を放電する経路が無く、“Ｈ”
の状態のままである。一方、論理積項線Ｒ２はプリチ
ャージされた電荷をＭＯＳＴｒ２と４を通じてグランド
に放電するため、その論理レベルは°Ｈ°°から”Ｌ”
に変化する。
＋＋になると、ＭＯ３Ｔｒ２ は導通（”ＯＮ”）状
態となる。この時、入力線１１．Ｉ２およびＩ３ の論
理レベルがＨ”であるためＭＯＳＴｒ３ は非導通じＯ
ＦＦ″）であり、ＭＯＳ Ｔｒ ４ト５ハ”ＯＮ”の状
態である。論理積項線Ｒ１は、ＭＯ８Ｔｒ３が”ＯＦＦ
”状態であるため電荷を放電する経路が無く、“Ｈ”
の状態のままである。一方、論理積項線Ｒ２はプリチ
ャージされた電荷をＭＯＳＴｒ２と４を通じてグランド
に放電するため、その論理レベルは°Ｈ°°から”Ｌ”
に変化する。
次に、時刻ｔ２からｔ６の間、入力線Ｉ、、Ｉ２および
Ｉ３の論理レベルが”Ｌ”になる。この時、ＭＯＳＴｒ
３ は”ＯＮ″の状態となり、ＭＯ３Ｔｒ４と５は”
ＯＦＦ”の状態となる。この状態でクロック線φ１ に
時刻ｔ４で第２のパルスが来て論理レベルが“Ｈ”にな
ると、論理積項線Ｒ１の論理レベルは”Ｈ” のままで
あるが論理積項線Ｒ２の論理レベルはＬ”から”Ｈ゛に
変化する。つづいて、クロック線φ２に時刻ｔ６で第２
のパルスが来て論理レベルが“Ｈ”になると、論理積項
線Ｒ１にプリチャージされている電荷が放電され、論理
積項線Ｒ１の論理レベルは”Ｈ”から”Ｌ”になる。一
方、論理積項線Ｒ２の論理レベルは”Ｈ”のままである
。
Ｉ３の論理レベルが”Ｌ”になる。この時、ＭＯＳＴｒ
３ は”ＯＮ″の状態となり、ＭＯ３Ｔｒ４と５は”
ＯＦＦ”の状態となる。この状態でクロック線φ１ に
時刻ｔ４で第２のパルスが来て論理レベルが“Ｈ”にな
ると、論理積項線Ｒ１の論理レベルは”Ｈ” のままで
あるが論理積項線Ｒ２の論理レベルはＬ”から”Ｈ゛に
変化する。つづいて、クロック線φ２に時刻ｔ６で第２
のパルスが来て論理レベルが“Ｈ”になると、論理積項
線Ｒ１にプリチャージされている電荷が放電され、論理
積項線Ｒ１の論理レベルは”Ｈ”から”Ｌ”になる。一
方、論理積項線Ｒ２の論理レベルは”Ｈ”のままである
。
次に、時刻ｔ６からｔ、。までの間、入力１１．Ｉ２お
よびＩ３の論理レベルが”Ｈ”になる。この時、ＭＯ３
Ｔｒ３ は”ＯＦＦ”の状態となり、ＭＯ３Ｔｒ４と
５はＯＮ”の状態となる。この状態でクロック線φ１
に時刻ｔ８で第３のパルスが来て論理レベルがｎ Ｈ＋
＋になると、論理積項線Ｒ１の論理レベルは”Ｌ゛から
”Ｈ”に変化するが、論理積項線Ｒ２の論理レベルは”
Ｈ”のままである。つづいて、クロック線φ２に時刻ｔ
９で第３のパルスが来て論理レベルがＨ”になると、論
理積項線Ｒ１の論理レベルはＨ”のままであるが、論理
積項線Ｒ２にプリチャージされた電荷が放電され論理積
項線Ｒ２の論理レベルは”Ｈ”から“Ｌ”に変化する。
よびＩ３の論理レベルが”Ｈ”になる。この時、ＭＯ３
Ｔｒ３ は”ＯＦＦ”の状態となり、ＭＯ３Ｔｒ４と
５はＯＮ”の状態となる。この状態でクロック線φ１
に時刻ｔ８で第３のパルスが来て論理レベルがｎ Ｈ＋
＋になると、論理積項線Ｒ１の論理レベルは”Ｌ゛から
”Ｈ”に変化するが、論理積項線Ｒ２の論理レベルは”
Ｈ”のままである。つづいて、クロック線φ２に時刻ｔ
９で第３のパルスが来て論理レベルがＨ”になると、論
理積項線Ｒ１の論理レベルはＨ”のままであるが、論理
積項線Ｒ２にプリチャージされた電荷が放電され論理積
項線Ｒ２の論理レベルは”Ｈ”から“Ｌ”に変化する。
第２図の（ｅ）と（ｆ）に示す波形は、以上説明した論
理積項線Ｒ１とＲ２の論理レベルの変化を示す波形であ
る。
理積項線Ｒ１とＲ２の論理レベルの変化を示す波形であ
る。
次に、出力線０１ について説明する。
クロック線φ３に時刻ｔ２ でパルスが来てクロック線
φ３の論理レベルが”Ｈ”になると、ＭＯＳ Ｔｔ１２
は”ＯＮ”の状態となり、出力線０１ はプリチャージ
され”Ｌ”からＨ”の状態に変化する。つづいて、クロ
ック線φ４に時刻ｔ３ でパルスが来てクロック線φ４
の論理レベルが” Ｈ”になるとＭＯＳ Ｔｒ １３カ
”ＯＮ”ノ状態トナリ、かつ、論理ａ ＹＥ 伯ｉｌｌ
／７Ｎ 築’ＸＭＩ ｌ ７ Ｒ＋＋、ａｔ ”
ｔＪ ”−ｎ （１＋＋ −ｒｓ％Ｊ ／”Ｉ Ｑ〒。
φ３の論理レベルが”Ｈ”になると、ＭＯＳ Ｔｔ１２
は”ＯＮ”の状態となり、出力線０１ はプリチャージ
され”Ｌ”からＨ”の状態に変化する。つづいて、クロ
ック線φ４に時刻ｔ３ でパルスが来てクロック線φ４
の論理レベルが” Ｈ”になるとＭＯＳ Ｔｒ １３カ
”ＯＮ”ノ状態トナリ、かつ、論理ａ ＹＥ 伯ｉｌｌ
／７Ｎ 築’ＸＭＩ ｌ ７ Ｒ＋＋、ａｔ ”
ｔＪ ”−ｎ （１＋＋ −ｒｓ％Ｊ ／”Ｉ Ｑ〒。
１４と１６も’ＯＮ”の状態となるため出力線０１にプ
リチャージされた電荷はグランドに放電され、出力線０
１ の論理レベルはＨ”から”Ｌ”に変化する。すなわ
ち、読み出しデータはＬ”の状態になる。
リチャージされた電荷はグランドに放電され、出力線０
１ の論理レベルはＨ”から”Ｌ”に変化する。すなわ
ち、読み出しデータはＬ”の状態になる。
次に、クロック線φ３に時刻ｔ６ でパルスが来て論理
レベルがＨ″ になったとき、論理積項線Ｒ１の論理レ
ベルがＬ°“ の状態であるのでＭＯＳ Ｔｘ １４は
ＯＦＦ”の状態となり、出力線０１はプリチャージされ
論理レベルはＬ”から”Ｈ”に変化する。つづいて、ク
ロック線φ４に時刻ｔ７でパルスが来て論理レベルがＨ
”になるとＭＯＳＴｒ１３はＯＮ” スフ：ｒ モ（Ｄ
（ＤＭ ＯＳ Ｔｒ １４ハ”ＯＦＦ ”の状態である
ので出力線０１ の論理レベルはＨ″の状態のままで
ある。すなわち、読み出しデータはＨ”の状態になる。
レベルがＨ″ になったとき、論理積項線Ｒ１の論理レ
ベルがＬ°“ の状態であるのでＭＯＳ Ｔｘ １４は
ＯＦＦ”の状態となり、出力線０１はプリチャージされ
論理レベルはＬ”から”Ｈ”に変化する。つづいて、ク
ロック線φ４に時刻ｔ７でパルスが来て論理レベルがＨ
”になるとＭＯＳＴｒ１３はＯＮ” スフ：ｒ モ（Ｄ
（ＤＭ ＯＳ Ｔｒ １４ハ”ＯＦＦ ”の状態である
ので出力線０１ の論理レベルはＨ″の状態のままで
ある。すなわち、読み出しデータはＨ”の状態になる。
発明が解決しようとする問題点
ダイナミックＰＬへ回路の高速化にともない、従来の回
路による読み出しサイクルの動作速度では一遅（寿って
べた。ところで、ダイナミックＰＬＡ回路の読み出しサ
イクルの動作速度は、クロック線φ３の論理レベルが”
Ｈ”となって出力線がプリチャージされた状態となり、
つづいてクロック線φ４が”Ｈ”の状態になったときに
、すでに論理積項線の”Ｈ”の状態により導通したＭＯ
３Ｔｒを通じてプリチャージされた電荷が接地点へ放電
される時間によって決定される。
路による読み出しサイクルの動作速度では一遅（寿って
べた。ところで、ダイナミックＰＬＡ回路の読み出しサ
イクルの動作速度は、クロック線φ３の論理レベルが”
Ｈ”となって出力線がプリチャージされた状態となり、
つづいてクロック線φ４が”Ｈ”の状態になったときに
、すでに論理積項線の”Ｈ”の状態により導通したＭＯ
３Ｔｒを通じてプリチャージされた電荷が接地点へ放電
される時間によって決定される。
ダイナミックＰＬＡ回路の読み出しサイクルの動作速度
を上げるためには、ＭＯ３Ｔｒ のサイズを大きくして
電流駆動能力を上げる方法があるが、この方法では、高
集積化が図れない不都合があった０ 本発明は、高集積化を図るとともに、読み出しサイクル
の動作速度を上げたダイナミックＰＬＡ回路を提供する
ことを目的とするものである。
を上げるためには、ＭＯ３Ｔｒ のサイズを大きくして
電流駆動能力を上げる方法があるが、この方法では、高
集積化が図れない不都合があった０ 本発明は、高集積化を図るとともに、読み出しサイクル
の動作速度を上げたダイナミックＰＬＡ回路を提供する
ことを目的とするものである。
問題点を解決するための手段
本発明のダイナミックＰＬＡ回路は、ドレインとゲート
が共通に接続された複数個のトランジスタが直列に接続
され、一方の端部に位置するトランジスタのソースが接
地される直列接続体と、ドレインが電圧源に、ゲートと
ソースが共通接続され、同共通接続点が前記直列接続体
の他方の端部に位置するトランジスタのドレインに接続
される負荷トランジスタと、ドレインが前記電圧源に、
ゲートが前記共通接続点に、ソースがダイナミックＰＬ
Ａ回路のＯＲ平面のプリチャージ用負荷トランジスタの
ドレインにそれぞれ接続されるトランジスタを備えたも
のである。
が共通に接続された複数個のトランジスタが直列に接続
され、一方の端部に位置するトランジスタのソースが接
地される直列接続体と、ドレインが電圧源に、ゲートと
ソースが共通接続され、同共通接続点が前記直列接続体
の他方の端部に位置するトランジスタのドレインに接続
される負荷トランジスタと、ドレインが前記電圧源に、
ゲートが前記共通接続点に、ソースがダイナミックＰＬ
Ａ回路のＯＲ平面のプリチャージ用負荷トランジスタの
ドレインにそれぞれ接続されるトランジスタを備えたも
のである。
作 用
この回路構成によりＯＲ平面のプリチャージ用負荷ＭＯ
３Ｔｒ のドレインにかかる電圧を従来の電圧より下げ
ることができる。ひいては、出力線へのプリチャージ電
圧を下げることができる。
３Ｔｒ のドレインにかかる電圧を従来の電圧より下げ
ることができる。ひいては、出力線へのプリチャージ電
圧を下げることができる。
実施例
本発明のダイナミックＰＬＡ回路の実施例を第１図の回
路図、第２図の回路のタイミングチャート図および第３
図の読み出しサイクルの電圧と放電時間の関係図を参照
して説明する。
路図、第２図の回路のタイミングチャート図および第３
図の読み出しサイクルの電圧と放電時間の関係図を参照
して説明する。
本発明のダイナミックＰＬＡ回路の構成は、その基本部
分で従来のものと同じであるが、第１図に示すように、
ドレインとゲートが共通に接続された二個のトランジス
タ２３．２４が直列に接続された直列接続体の一方の端
部に位置するトランジスタ２４のソースを接地し、ディ
プレッション型トランジスタ２６のドレインを電圧源に
、ゲートとソース全共通接続し、同共通接続点を前記直
列接続体の他の端部に位置するトランジスタ２３のドレ
インに接続するとともにトランジスタ２６のドレインを
前記電圧源に、ゲートを前記共通接続点に、ソースをダ
イナミックＰＬＡ回路のＯＲ平面のプリチャージ用負荷
トランジスタ１２のド。
分で従来のものと同じであるが、第１図に示すように、
ドレインとゲートが共通に接続された二個のトランジス
タ２３．２４が直列に接続された直列接続体の一方の端
部に位置するトランジスタ２４のソースを接地し、ディ
プレッション型トランジスタ２６のドレインを電圧源に
、ゲートとソース全共通接続し、同共通接続点を前記直
列接続体の他の端部に位置するトランジスタ２３のドレ
インに接続するとともにトランジスタ２６のドレインを
前記電圧源に、ゲートを前記共通接続点に、ソースをダ
イナミックＰＬＡ回路のＯＲ平面のプリチャージ用負荷
トランジスタ１２のド。
レインにそれぞれ接続した点で従来のものと相違してい
る。
る。
ところで、ＭＯ！３Ｔｒ回路が導通を開始する入力スイ
ッチングレベルは、プロセスに変更がなければ一定であ
る。例えば、６ｖ動作のＮチャンネル形Ｍ ＯＳ Ｔｒ
の場合、１．６ｖである。また、ＭＯ３Ｔｒ 回路の
放電曲線はＭＯ３Ｔｒ の幾何学的寸法により決まり、
幾何学的寸法が一定ならば放電曲線は一定となる。
ッチングレベルは、プロセスに変更がなければ一定であ
る。例えば、６ｖ動作のＮチャンネル形Ｍ ＯＳ Ｔｒ
の場合、１．６ｖである。また、ＭＯ３Ｔｒ 回路の
放電曲線はＭＯ３Ｔｒ の幾何学的寸法により決まり、
幾何学的寸法が一定ならば放電曲線は一定となる。
以上のことから、第３図に示すように、プリチャージ電
圧が高い点から放電される電圧曲線Ａとプリチャージ電
圧が低い点から放電される電圧曲線Ｂとでは、スイッチ
ング電圧に達する時間すなわち読み出し時間に差が生じ
、プリチャージ電圧の低い方が時間Ｔだけ短かくなる。
圧が高い点から放電される電圧曲線Ａとプリチャージ電
圧が低い点から放電される電圧曲線Ｂとでは、スイッチ
ング電圧に達する時間すなわち読み出し時間に差が生じ
、プリチャージ電圧の低い方が時間Ｔだけ短かくなる。
本発明はこの原理を利用したものであり、ＯＲ平面のプ
リチャージ用負荷ＭＯ３Ｔｒ １２のドレインにＭＯ
３Ｔｒ２３，２４．２５．２６で構成される回路を接続
することにより出力線のプリチャージ電圧金工げ、読み
出しサイクル時間を短くしたものである。
リチャージ用負荷ＭＯ３Ｔｒ １２のドレインにＭＯ
３Ｔｒ２３，２４．２５．２６で構成される回路を接続
することにより出力線のプリチャージ電圧金工げ、読み
出しサイクル時間を短くしたものである。
次に、第１図で示した回路図で本発明の動作原理全説明
する。
する。
この回路において、ＭＯ３Ｔｒ２４のゲートとドレイン
の共通接続点の電圧ヲｖ１、ＭＯ３Ｔｒ２３のゲートと
ドレインの共通接続点の電圧ヲｖ２およびＭＯＳＴｒ２
６のソースの電圧ヲｖ３ とする。
の共通接続点の電圧ヲｖ１、ＭＯ３Ｔｒ２３のゲートと
ドレインの共通接続点の電圧ヲｖ２およびＭＯＳＴｒ２
６のソースの電圧ヲｖ３ とする。
ＭＯＳＴｒ２３．２４はそれぞれドレインとゲートが接
続されているためＭＯ３Ｔｒ の飽和領域で動作し、Ｍ
ＯＳＴｒ２ｓはソースとゲートが接続されており、ソー
ス・ゲート間電圧ｅＶＧ３とするとＶＧＳ ＝ ｏ Ｖ
であるがディプレッション型トランジスタであるので飽
和領域で動作する。
続されているためＭＯ３Ｔｒ の飽和領域で動作し、Ｍ
ＯＳＴｒ２ｓはソースとゲートが接続されており、ソー
ス・ゲート間電圧ｅＶＧ３とするとＶＧＳ ＝ ｏ Ｖ
であるがディプレッション型トランジスタであるので飽
和領域で動作する。
ｐた、ＭＯ３Ｔｒ のしきい値電圧をＶＴ、 Ｍ ＯＳ
Ｔ ｒのツクケートバイアス効果によるしきい値電圧の
変動分をΔＶ７とするとＭ ＯＳ Ｔｒ の動作条件が
ｖＧｓ≧ｖＴテアルカラ、Ｖ１＝ Ｖ７ ＳＶ２：’Ｖ
Ｔ＋ＶＴ＋ＪＶＴ＝２ＶＴ＋ΔｖＴ となる。
Ｔ ｒのツクケートバイアス効果によるしきい値電圧の
変動分をΔＶ７とするとＭ ＯＳ Ｔｒ の動作条件が
ｖＧｓ≧ｖＴテアルカラ、Ｖ１＝ Ｖ７ ＳＶ２：’Ｖ
Ｔ＋ＶＴ＋ＪＶＴ＝２ＶＴ＋ΔｖＴ となる。
また、ｖ３の電圧はＭＯ８Ｔｒ２６のゲートに入る電圧
がｖ２ で電源電圧ｖｐＤより低いためＭＯ８Ｔｒ２６
は飽和領域で動作し、動作条件がｖＧｓ≧ｖＴであるか
らｖ３≧Ｖ２−Ｖ７ ＝ Ｖ７＋ΔｖＴとなる。すなわ
ち、電圧ｖ３はＶＴとｄｖＴ の値によって決まる一
定の値となり電源電圧■ＤＤより低くなる。
がｖ２ で電源電圧ｖｐＤより低いためＭＯ８Ｔｒ２６
は飽和領域で動作し、動作条件がｖＧｓ≧ｖＴであるか
らｖ３≧Ｖ２−Ｖ７ ＝ Ｖ７＋ΔｖＴとなる。すなわ
ち、電圧ｖ３はＶＴとｄｖＴ の値によって決まる一
定の値となり電源電圧■ＤＤより低くなる。
具体的に例を上げるならば、仮りにｖＤＤを５ｖ、Ｖ７
ｋ １．ｓ Ｖ 、 ＪＶＴｉ １Ｖ トスル（！：
、Ｖ１＝ １．５ Ｖ。
ｋ １．ｓ Ｖ 、 ＪＶＴｉ １Ｖ トスル（！：
、Ｖ１＝ １．５ Ｖ。
Ｖ −４Ｖ 、 Ｖ３＝２．５ Ｖ となる。
一
次に、ＯＲ平面のプリチャージ用負荷ＭＯ８Ｔｒ１２の
ゲートにかかる”Ｈ” レベルの電圧は電源電圧ｖＤ
Ｄと等しいので、この時ＭＯＳ Ｔｒ １２ は立上
がり領域で動作する。したがって、出力線０１゜の”Ｈ
”レベルはＭＯＳ Ｔｒ １２のドレイン電圧と等しく
なりｖＴ＋ΔｖＴとなる。
ゲートにかかる”Ｈ” レベルの電圧は電源電圧ｖＤ
Ｄと等しいので、この時ＭＯＳ Ｔｒ １２ は立上
がり領域で動作する。したがって、出力線０１゜の”Ｈ
”レベルはＭＯＳ Ｔｒ １２のドレイン電圧と等しく
なりｖＴ＋ΔｖＴとなる。
これに対して第４図に示す従来のダイナミックＰＬＡ回
路では、ＭＯＳ Ｔｒ １２のドレイン電圧がｖＤＤで
あり、ゲートにかかる”Ｈ”レベルの電圧もｖＤＤであ
るので、この時ＭＯＳ Ｔｒ １２は飽和領域で動作す
る。したがって出力線ｏ１ｏのＨ”レベルはｖＤＤ−ｖ
Ｔとなる。この値はｖＴ＋ΔＶ７の値より大きな値とな
る。
路では、ＭＯＳ Ｔｒ １２のドレイン電圧がｖＤＤで
あり、ゲートにかかる”Ｈ”レベルの電圧もｖＤＤであ
るので、この時ＭＯＳ Ｔｒ １２は飽和領域で動作す
る。したがって出力線ｏ１ｏのＨ”レベルはｖＤＤ−ｖ
Ｔとなる。この値はｖＴ＋ΔＶ７の値より大きな値とな
る。
第２図虞）に本発明の回路により動作速度が改善された
出力線ｏ１゜の波形を示す。従来の回路による出力線０
１ の波形と比較すると、読み出しサイクル時間がＴ
１ 短かくなっていることがわかる。
出力線ｏ１゜の波形を示す。従来の回路による出力線０
１ の波形と比較すると、読み出しサイクル時間がＴ
１ 短かくなっていることがわかる。
具体的な数値ケ上げて説明するならば、仮りに、Ｖｐｐ
ｋ ５ Ｖ 、 Ｖ７ ’ｋ Ｉ Ｖ、 ＪＶＴ ’ｃ
２ Ｖ オヨヒ次段ノＭＯ３Ｔｒのスイッチング電圧
’ｉ １．５ Ｖとすると、出力線のプリチャージ電圧
は従来の回路では４Ｖ。
ｋ ５ Ｖ 、 Ｖ７ ’ｋ Ｉ Ｖ、 ＪＶＴ ’ｃ
２ Ｖ オヨヒ次段ノＭＯ３Ｔｒのスイッチング電圧
’ｉ １．５ Ｖとすると、出力線のプリチャージ電圧
は従来の回路では４Ｖ。
本発明の回路では３ｖとなる。従って、出力線のプリチ
ャージ電圧が放電で低下し次段のＭＯ８Ｔｒのスイッチ
ング電圧の１．６ｖに達するまでの時間は、電圧が放電
時間の１次関数で下がると近似すれば、本発明の回路で
は従来の回路の約６０−の時間でスイッチング電圧に達
する。すなわち、ダイナミックＰＬＡ回路の読み出しサ
イクルの動作速度ｉ４０％速くすることができる。
ャージ電圧が放電で低下し次段のＭＯ８Ｔｒのスイッチ
ング電圧の１．６ｖに達するまでの時間は、電圧が放電
時間の１次関数で下がると近似すれば、本発明の回路で
は従来の回路の約６０−の時間でスイッチング電圧に達
する。すなわち、ダイナミックＰＬＡ回路の読み出しサ
イクルの動作速度ｉ４０％速くすることができる。
なお、一般にＭＯ８Ｔｒのしきい値電圧Ｖ７が上がると
、ＲＯ８の読み出ししきい値電圧すなわち次段のＭＯ８
Ｔｒ のスイッチング電圧も上昇する。ところで、本発
明の回路では、出力線へのプリチャージ電圧はｖＴ＋Δ
ｖＴであるので、ｖＴ−が上昇すると自動的に出力線の
プリチャージ電圧も上昇し、スイッチング電圧の上昇分
を自動的に補償することができる。すなわち、プロセス
のばらつきによりしきい値電圧ｖＴが変化しても、しき
い値電圧の変化分を出力線のプリチャージ電圧が補償す
るので読み出しサイクルの時間が変わらない特長がある
。
、ＲＯ８の読み出ししきい値電圧すなわち次段のＭＯ８
Ｔｒ のスイッチング電圧も上昇する。ところで、本発
明の回路では、出力線へのプリチャージ電圧はｖＴ＋Δ
ｖＴであるので、ｖＴ−が上昇すると自動的に出力線の
プリチャージ電圧も上昇し、スイッチング電圧の上昇分
を自動的に補償することができる。すなわち、プロセス
のばらつきによりしきい値電圧ｖＴが変化しても、しき
い値電圧の変化分を出力線のプリチャージ電圧が補償す
るので読み出しサイクルの時間が変わらない特長がある
。
なお、実施例では電圧ｖ３ヲ下げるためゲートとドレイ
ンを共通接続しｆ（ＭＯ８Ｔｒ ２３ 、２４を二個
直列に接続した例を示したが、ｖＴやＪＶＴの値によっ
て直列に接続されるＭＯ３Ｔｒ の個数が変わることは
言うまでもない。
ンを共通接続しｆ（ＭＯ８Ｔｒ ２３ 、２４を二個
直列に接続した例を示したが、ｖＴやＪＶＴの値によっ
て直列に接続されるＭＯ３Ｔｒ の個数が変わることは
言うまでもない。
発明の効果
本発明のダイナミックＰＬＡ回路によれば、本発明の回
路を設けることにより、ＭＯ５Ｔｒのサイズを大きくし
て集積度をおとして動作速度を上げることなく、出力線
のプリチャージ電圧を従来の電圧より下げることにより
読み出しサイクルの動作速度を上げる効果が奏される。
路を設けることにより、ＭＯ５Ｔｒのサイズを大きくし
て集積度をおとして動作速度を上げることなく、出力線
のプリチャージ電圧を従来の電圧より下げることにより
読み出しサイクルの動作速度を上げる効果が奏される。
このため、ＭＯ３Ｔｒ のサイズを従来と同等かもしく
は縮少して集積度ケ上げることができる。
は縮少して集積度ケ上げることができる。
第１図は本発明のダイナミックＰＬＡ回路図、第２図は
ダイナミックＰＬへ回路のタイミングチャート図、第３
図は読み出しサイクルの電圧と時間との関係図紐曇び第
４図は従来のダイナミックＰＬＡ回路図である。 １〜１９，２３，２４．２６・・・・・・二ンハンスト
メント型ＭＯ３Ｔｒ 、 ２０ 、２１ 、２２−・−
・インバータ、２５・・・・・・ディプレッション型Ｍ
Ｏ３Ｔｒ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 Ｃ
ダイナミックＰＬへ回路のタイミングチャート図、第３
図は読み出しサイクルの電圧と時間との関係図紐曇び第
４図は従来のダイナミックＰＬＡ回路図である。 １〜１９，２３，２４．２６・・・・・・二ンハンスト
メント型ＭＯ３Ｔｒ 、 ２０ 、２１ 、２２−・−
・インバータ、２５・・・・・・ディプレッション型Ｍ
Ｏ３Ｔｒ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 Ｃ
Claims (1)
- ドレインとゲートが共通に接続された複数個のトランジ
スタが直列に接続され、一方の端部に位置するトランジ
スタのソースが接地される直列接続体と、ドレインが電
圧源に、ゲートとソースが共通接続され、同共通接続点
が前記直列接続体の他方の端部に位置するトランジスタ
のドレインに接続される負荷トランジスタと、ドレイン
が前記電圧源に、ゲートが前記共通接続点に、ソースが
ダイナミックＰＬＡ回路のＯＲ平面のプリチャージ用負
荷トランジスタのドレインにそれぞれ接続されるトラン
ジスタを備えたことを特徴とするダイナミックＰＬＡ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3452386A JPS62190926A (ja) | 1986-02-18 | 1986-02-18 | ダイナミツクｐｌａ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3452386A JPS62190926A (ja) | 1986-02-18 | 1986-02-18 | ダイナミツクｐｌａ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62190926A true JPS62190926A (ja) | 1987-08-21 |
Family
ID=12416633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3452386A Pending JPS62190926A (ja) | 1986-02-18 | 1986-02-18 | ダイナミツクｐｌａ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62190926A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4893033A (en) * | 1987-10-06 | 1990-01-09 | Fujitsu Ltd | Programmable logic array having input transition detection for generating precharge |
-
1986
- 1986-02-18 JP JP3452386A patent/JPS62190926A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4893033A (en) * | 1987-10-06 | 1990-01-09 | Fujitsu Ltd | Programmable logic array having input transition detection for generating precharge |
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