JP2690604B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2690604B2 JP2690604B2 JP2140832A JP14083290A JP2690604B2 JP 2690604 B2 JP2690604 B2 JP 2690604B2 JP 2140832 A JP2140832 A JP 2140832A JP 14083290 A JP14083290 A JP 14083290A JP 2690604 B2 JP2690604 B2 JP 2690604B2
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- JP
- Japan
- Prior art keywords
- sampling
- integrated circuit
- semiconductor integrated
- duty
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にダイナミッグ・
バスを有する半導体集積回路に関する。
バスを有する半導体集積回路に関する。
従来、かかる半導体集積回路はチップの内部バスとし
てダイナミック・バスを用いて構成されている。
てダイナミック・バスを用いて構成されている。
第４図はかかる従来の一例を示す半導体集積回路図で
ある。
ある。
第４図に示すように、従来の半導体集積回路は、基準
クロックを入力する正相バッファ９と、この正相バッフ
ァ９の出力φ′をゲートに入力するプリチャージ用Ｐチ
ャネルMOSトランジスタ（以下、Ｐ−MOSと称す）Tr1お
よびＮチャネルMOSトランジスタ（以下、Ｎ−MOSと称
す）Tr2と、このＮ−MOSTr2に接続され且つゲートにサ
ンプリング用データを入力するＮ−MOSTr3と、Ｐ−MOST
r1およびＮ−MOSTr2に接続されたダイナミック・バス３
と、入力側がこのダイナミック・バス３に接続され且つ
出力側が位相クロックド・バッファ出力OUT2として出力
される正相クロックド・バッファ２とを有している。
クロックを入力する正相バッファ９と、この正相バッフ
ァ９の出力φ′をゲートに入力するプリチャージ用Ｐチ
ャネルMOSトランジスタ（以下、Ｐ−MOSと称す）Tr1お
よびＮチャネルMOSトランジスタ（以下、Ｎ−MOSと称
す）Tr2と、このＮ−MOSTr2に接続され且つゲートにサ
ンプリング用データを入力するＮ−MOSTr3と、Ｐ−MOST
r1およびＮ−MOSTr2に接続されたダイナミック・バス３
と、入力側がこのダイナミック・バス３に接続され且つ
出力側が位相クロックド・バッファ出力OUT2として出力
される正相クロックド・バッファ２とを有している。
第５図は第４図における各種信号のタイミング図であ
る。
る。
第５図に示すように、チップ内の基準クロックCLKは
ほぼデューティ1/2に設定されており、正相バッファ９
の出力φ′もほぼデューティが1/2になっている。この
出力φ′は、前述したように、ダイナミック・バス３の
プリチャージ用トランジスタTr1とサンプリング用トラ
ンジスタTr2に入力されており、プリチャージ期間tP′
とサンプリング期間tS′とほぼ等しくなっている。
ほぼデューティ1/2に設定されており、正相バッファ９
の出力φ′もほぼデューティが1/2になっている。この
出力φ′は、前述したように、ダイナミック・バス３の
プリチャージ用トランジスタTr1とサンプリング用トラ
ンジスタTr2に入力されており、プリチャージ期間tP′
とサンプリング期間tS′とほぼ等しくなっている。
上述した従来の半導体集積回路は、サンプリング期間
tS′のほぼ２倍がサイクルタイムtC′になる関係から、
動作スピード、すなわちサイクル・タイムの逆数はサン
プリング期間tS′に依存すると言える。これはプリチャ
ージ期間tP′よりもサンプリング時間tC′の要求規格が
厳しいためである。
tS′のほぼ２倍がサイクルタイムtC′になる関係から、
動作スピード、すなわちサイクル・タイムの逆数はサン
プリング期間tS′に依存すると言える。これはプリチャ
ージ期間tP′よりもサンプリング時間tC′の要求規格が
厳しいためである。
従来、かかる動作スピードの向上を計る場合には、サ
ンプリング期間tS′の短縮が必要になり、サンプリング
用トランジスタTr2,Tr3の駆動能力を向上させることで
対応してきている。しかしながら、駆動能力の向上のた
めには、サンプリング用トランジスタTr2,Tr3の大きさ
を著しく増大させる必要があり、現実にはスピード向上
を困難なものにするという欠点がある。
ンプリング期間tS′の短縮が必要になり、サンプリング
用トランジスタTr2,Tr3の駆動能力を向上させることで
対応してきている。しかしながら、駆動能力の向上のた
めには、サンプリング用トランジスタTr2,Tr3の大きさ
を著しく増大させる必要があり、現実にはスピード向上
を困難なものにするという欠点がある。
本発明の目的は、かかるサンプリング用トランジスタ
の駆動能力を変更せずに、サイクルタイムの短縮、すな
わち動作スピードの向上を実現することのできる半導体
集積回路を提供することにある。
の駆動能力を変更せずに、サイクルタイムの短縮、すな
わち動作スピードの向上を実現することのできる半導体
集積回路を提供することにある。
本発明の半導体集積回路は、基準クロックを入力して
デューティを任意に設定したクロックを生成するデュー
ティ設定回路と、前記デューティ設定回路の出力に基づ
き駆動されるプリチャージ用トランジスタおよびサンプ
リング用トランジスタと、前記両トランジスタに接続さ
れたダイナミック・バスと、前記ダイナミック・バスを
入力に接続し且つ前記デューティ設定回路の出力により
制御されるクロックド・バッファとを有し、前記サンプ
リング用トランジスタによるサンプリング期間を確保し
ながら、前記プリチャージ用トランジスタによる前記ダ
イナミック・バスのプリチャージ期間を短縮するように
構成される。
デューティを任意に設定したクロックを生成するデュー
ティ設定回路と、前記デューティ設定回路の出力に基づ
き駆動されるプリチャージ用トランジスタおよびサンプ
リング用トランジスタと、前記両トランジスタに接続さ
れたダイナミック・バスと、前記ダイナミック・バスを
入力に接続し且つ前記デューティ設定回路の出力により
制御されるクロックド・バッファとを有し、前記サンプ
リング用トランジスタによるサンプリング期間を確保し
ながら、前記プリチャージ用トランジスタによる前記ダ
イナミック・バスのプリチャージ期間を短縮するように
構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す半導体集積回路図で
ある。
ある。
第１図に示すように、本実施例は基準クロックCLKが
ほぼデューティ1/2に設定されており、デューティ設定
回路１に入力されると、その出力は基準クロックCLKと
同期したデューティを任意に設定されたクロックφを出
力するものである。その集積回路の構成は、基準クロッ
クを入力してデューティを任意に設定したクロックを生
成するデューティ設定回路１と、このデューティ設定回
路１の出力に基づき駆動されるプリチャージ用のＰチャ
ネルMOSトランジスタ（Ｐ−MOS）Tr1と、同様に駆動さ
れるサンプリング用のＮチャネルMOSトランジスタ（Ｎ
−MOS）Tr2と、サンプリング用データSDをゲートに入力
して駆動され且つＮ−MOSTr2および接地間に接続される
Ｎ−MOSTr3と、Ｐ−MOSTr1のドレインおよびＮ−MOSTr2
のソースに接続されたダイナミック・バス３と、このダ
イナミック・バス３を入力側に接続し且つデューティ設
定回路１の出力φにより制御されて正相クロックド・バ
ッファ出力OUT1を出力する正相クロックド・バッファ２
とを有している。
ほぼデューティ1/2に設定されており、デューティ設定
回路１に入力されると、その出力は基準クロックCLKと
同期したデューティを任意に設定されたクロックφを出
力するものである。その集積回路の構成は、基準クロッ
クを入力してデューティを任意に設定したクロックを生
成するデューティ設定回路１と、このデューティ設定回
路１の出力に基づき駆動されるプリチャージ用のＰチャ
ネルMOSトランジスタ（Ｐ−MOS）Tr1と、同様に駆動さ
れるサンプリング用のＮチャネルMOSトランジスタ（Ｎ
−MOS）Tr2と、サンプリング用データSDをゲートに入力
して駆動され且つＮ−MOSTr2および接地間に接続される
Ｎ−MOSTr3と、Ｐ−MOSTr1のドレインおよびＮ−MOSTr2
のソースに接続されたダイナミック・バス３と、このダ
イナミック・バス３を入力側に接続し且つデューティ設
定回路１の出力φにより制御されて正相クロックド・バ
ッファ出力OUT1を出力する正相クロックド・バッファ２
とを有している。
かかる半導体集積回路において、クロックφのロウレ
ベル時にＰ−MOSTr1はONし、ダイナミック・バス３をプ
リチャージする。これにより、ダイナミック・バス３は
ハイレベルとなるので、正相クロックド・バッファ２は
入力禁止状態になる。すなわち、前データは保持されて
いる。一方、クロックφがハイレベルの時には、Ｎ−MO
STr2がONするので、サンプリング用データSD入力がハイ
レベルのとき、ダイナミック・バス３はディスチャージ
され、したがってロウレベルとなる。それ故、正相クロ
ックド・バッファ２は入力許可状態にあるため、ロウレ
ベルを入力し、次のクロックφの立上りまでそのデータ
を保持する。なお、正相クロックド・バッファ２は逆相
にして使用することもできる。
ベル時にＰ−MOSTr1はONし、ダイナミック・バス３をプ
リチャージする。これにより、ダイナミック・バス３は
ハイレベルとなるので、正相クロックド・バッファ２は
入力禁止状態になる。すなわち、前データは保持されて
いる。一方、クロックφがハイレベルの時には、Ｎ−MO
STr2がONするので、サンプリング用データSD入力がハイ
レベルのとき、ダイナミック・バス３はディスチャージ
され、したがってロウレベルとなる。それ故、正相クロ
ックド・バッファ２は入力許可状態にあるため、ロウレ
ベルを入力し、次のクロックφの立上りまでそのデータ
を保持する。なお、正相クロックド・バッファ２は逆相
にして使用することもできる。
ここで、クロックφのデューティを1/2以上、つまり
（2/3,3/4…）に設定することにより、ダイナミック・
バス３のディスチャージ期間、すなわちサンプリング期
間を同一サイクル・タイム内でも充分に確保することが
できる。
（2/3,3/4…）に設定することにより、ダイナミック・
バス３のディスチャージ期間、すなわちサンプリング期
間を同一サイクル・タイム内でも充分に確保することが
できる。
第２図は第１図に示すデューティ設定回路の具体的回
路図である。
路図である。
第２図に示すように、かかるデューティ設定回路は基
準クロックCLKを入力し反転させるインバータ４と、こ
のインバータ４に直列接続されたインバータ5A,5Bと、
これらインバータ4,5A間およびインバータ5A,5B間の各
接続点並びに接地間にそれぞれ接続された第1,第２の負
荷容量8A,8Bと、インバータ5Bの出力および基準クロッ
クCLKのノア論理をとるノア・ゲート６と、このノア・
ゲート６の出力を入力して反転するインバータ７とを有
し、クロックφを出力するように構成されている。かか
る設定回路１により、任意デューティのクロックを作成
することができる。
準クロックCLKを入力し反転させるインバータ４と、こ
のインバータ４に直列接続されたインバータ5A,5Bと、
これらインバータ4,5A間およびインバータ5A,5B間の各
接続点並びに接地間にそれぞれ接続された第1,第２の負
荷容量8A,8Bと、インバータ5Bの出力および基準クロッ
クCLKのノア論理をとるノア・ゲート６と、このノア・
ゲート６の出力を入力して反転するインバータ７とを有
し、クロックφを出力するように構成されている。かか
る設定回路１により、任意デューティのクロックを作成
することができる。
第３図は第１図における各種信号のタイミング図であ
る。
る。
第３図に示すように、基準クロックCLKはデューティ
設定回路１で任意のデューティに設定されたクロックφ
を作成し、このクロックφとサンプリング用データSDに
よりダイナミック・バス３の状態が決定される。また、
クロックφとダイナミック・バス３の状態により正相ク
ロックド・バッファ２の出力OUT1が制御される。これに
よれば、プリチャージ期間TPを小さくできるので、サン
プリング用トランジスタTr2,Tr3の駆動能力を変更せず
に、すなわちサンプリング期間tSを確保しながら、サイ
クルタイムtCを短縮することができる。
設定回路１で任意のデューティに設定されたクロックφ
を作成し、このクロックφとサンプリング用データSDに
よりダイナミック・バス３の状態が決定される。また、
クロックφとダイナミック・バス３の状態により正相ク
ロックド・バッファ２の出力OUT1が制御される。これに
よれば、プリチャージ期間TPを小さくできるので、サン
プリング用トランジスタTr2,Tr3の駆動能力を変更せず
に、すなわちサンプリング期間tSを確保しながら、サイ
クルタイムtCを短縮することができる。
以上説明したように、本発明の半導体集積回路はクロ
ックのデューティを1/2以上に設定することにより、サ
ンプリング時間を確保し、サンプリング用トランジスタ
の駆動能力を変更せずにサイクルタイムの短縮、すなわ
ちスピード向上を計ることができるという効果がある。
更に、本発明はサンプリング用トランジスタの駆動能力
を高めたときには一層のスピード向上を計ることができ
る。
ックのデューティを1/2以上に設定することにより、サ
ンプリング時間を確保し、サンプリング用トランジスタ
の駆動能力を変更せずにサイクルタイムの短縮、すなわ
ちスピード向上を計ることができるという効果がある。
更に、本発明はサンプリング用トランジスタの駆動能力
を高めたときには一層のスピード向上を計ることができ
る。
第１図は本発明の一実施例を示す半導体集積回路図、第
２図は第１図に示すデューティ設定回路の具体的回路
図、第３図は第１図における各種信号のタイミング図、
第４図は従来の一例を示す半導体集積回路図、第５図は
第４図における各種信号のタイミング図である。 １……デューティ設定回路、２……正相クロックド・バ
ッファ、３……ダイナミック・バス、4,5A,5B,7……イ
ンバータ、６……ノア・ゲート、8A,8B……負荷容量、T
r1……プリタージ用ＰチャネルMOSトランジス（Ｐ−MO
S）、Tr2,Tr3……サンプリング用ＮチャネルMOSトラン
ジスタ（Ｎ−MOS）、CLK……基準クロック、SD……サン
プリング用データ、φ……デューティ設定クロック、OU
T1……正相クロックド・バッファ出力。
２図は第１図に示すデューティ設定回路の具体的回路
図、第３図は第１図における各種信号のタイミング図、
第４図は従来の一例を示す半導体集積回路図、第５図は
第４図における各種信号のタイミング図である。 １……デューティ設定回路、２……正相クロックド・バ
ッファ、３……ダイナミック・バス、4,5A,5B,7……イ
ンバータ、６……ノア・ゲート、8A,8B……負荷容量、T
r1……プリタージ用ＰチャネルMOSトランジス（Ｐ−MO
S）、Tr2,Tr3……サンプリング用ＮチャネルMOSトラン
ジスタ（Ｎ−MOS）、CLK……基準クロック、SD……サン
プリング用データ、φ……デューティ設定クロック、OU
T1……正相クロックド・バッファ出力。
Claims (1)
- 【請求項１】基準クロックを入力してデューティを任意
に設定したクロックを生成するデューティ設定回路と、
前記デューティ設定回路の出力に基づき駆動されるプリ
チャージ用トランジスタおよびサンプリング用トランジ
スタと、前記両トランジスタに接続されたダイナミック
・バスと、前記ダイナミック・バスを入力に接続し且つ
前記デューティ設定回路の出力により制御されるクロッ
クド・バッファとを有し、前記サンプリング用トランジ
スタによるサンプリング期間を確保しながら、前記プリ
チャージ用トランジスタによる前記ダイナミック・バス
のプリチャージ期間を短縮することを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2140832A JP2690604B2 (ja) | 1990-05-30 | 1990-05-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2140832A JP2690604B2 (ja) | 1990-05-30 | 1990-05-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0433120A JPH0433120A (ja) | 1992-02-04 |
| JP2690604B2 true JP2690604B2 (ja) | 1997-12-10 |
Family
ID=15277755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2140832A Expired - Lifetime JP2690604B2 (ja) | 1990-05-30 | 1990-05-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690604B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153617A (ja) * | 1986-12-17 | 1988-06-27 | Hitachi Ltd | 論理集積回路 |
-
1990
- 1990-05-30 JP JP2140832A patent/JP2690604B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0433120A (ja) | 1992-02-04 |
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