JPH0749680Y2 - シフトレジスタの駆動回路 - Google Patents
シフトレジスタの駆動回路Info
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- JPH0749680Y2 JPH0749680Y2 JP1989106394U JP10639489U JPH0749680Y2 JP H0749680 Y2 JPH0749680 Y2 JP H0749680Y2 JP 1989106394 U JP1989106394 U JP 1989106394U JP 10639489 U JP10639489 U JP 10639489U JP H0749680 Y2 JPH0749680 Y2 JP H0749680Y2
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Description
【考案の詳細な説明】 （イ）産業上の利用分野 本考案は、シフトレジスタの駆動回路に関するものであ
る。
る。
（ロ）従来の技術 第２図は、シフトレジスタの駆動回路を示す回路図であ
る。
る。
第２図において、（１）はクロック発生回路であり、基
準クロックφに基づいて、後述のシフトレジスタを駆動
するための第１のクロックφＡ及び第２のクロックφＢ
を発生する。その為の構成として、該クロック発生回路
（１）は、インバータ（２）、第１の論理和ゲートとし
てのNORゲート（３）、及び第２の論理和ゲートとして
のNORゲート（４）より成る。詳しくは、前記NORゲート
（３）の出力が前記NORゲート（４）の入力と接続され
ると共に前記NORゲート（４）の出力が前記NORゲート
（３）の入力と接続されており、基準クロックφが前記
インバータ（２）を介して前記NORゲート（３）に印加
されると共に該基準クロックφが前記NORゲート（４）
に印加されると、前記NORゲート（３）（４）から夫々
第１のクロックφＡ及び第２のクロックφＢが発生す
る。
準クロックφに基づいて、後述のシフトレジスタを駆動
するための第１のクロックφＡ及び第２のクロックφＢ
を発生する。その為の構成として、該クロック発生回路
（１）は、インバータ（２）、第１の論理和ゲートとし
てのNORゲート（３）、及び第２の論理和ゲートとして
のNORゲート（４）より成る。詳しくは、前記NORゲート
（３）の出力が前記NORゲート（４）の入力と接続され
ると共に前記NORゲート（４）の出力が前記NORゲート
（３）の入力と接続されており、基準クロックφが前記
インバータ（２）を介して前記NORゲート（３）に印加
されると共に該基準クロックφが前記NORゲート（４）
に印加されると、前記NORゲート（３）（４）から夫々
第１のクロックφＡ及び第２のクロックφＢが発生す
る。
第４図は、基準クロックφ、第１のクロックφＡ、及び
第２のクロックφＢの発生タイミングを示すタイミング
チャートである。該タイミングチャートによれば、第２
のクロックφＢは、第１のクロックφＡの立上がり以前
に立下がり、且つ第１のクロックφＡの立下がり以後に
立上がることになる。ここで、第２のクロックφＢの立
下がり及び第１のクロックφＡの立上がり間の時間t
1は、前記NORゲート（３）の入出力間の遅延量であり、
また第１のクロックφＡの立下がり及び第２のクロック
φＢの立上がり間の時間t2は、前記NORゲート（４）の
入出力間の遅延量である。つまり、同一時間軸上におい
て、第２のクロックφＢの「０」期間に、該第２のクロ
ックφＢの「０」期間より短い第１のクロックφＡの
「１」期間が含まれる様になっている。
第２のクロックφＢの発生タイミングを示すタイミング
チャートである。該タイミングチャートによれば、第２
のクロックφＢは、第１のクロックφＡの立上がり以前
に立下がり、且つ第１のクロックφＡの立下がり以後に
立上がることになる。ここで、第２のクロックφＢの立
下がり及び第１のクロックφＡの立上がり間の時間t
1は、前記NORゲート（３）の入出力間の遅延量であり、
また第１のクロックφＡの立下がり及び第２のクロック
φＢの立上がり間の時間t2は、前記NORゲート（４）の
入出力間の遅延量である。つまり、同一時間軸上におい
て、第２のクロックφＢの「０」期間に、該第２のクロ
ックφＢの「０」期間より短い第１のクロックφＡの
「１」期間が含まれる様になっている。
また第２図において、（５）は前述したシフトレジスタ
であり、該シフトレジスタ（５）はｎ（n:自然数）段の
遅延型フリップフロップ（５−１）（５−２）…（５−
ｎ）より成る。初段の遅延型フリップフロップ（５−
１）のＤ（データ）端子にはｎビットのデータDINがシ
リアルに印加され、最終段の遅延型フリップフロップ
（５−ｎ）のＱ（出力）端子からはｎビットのデータD
OUTがシリアルに出力される。（６）は前記NORゲート
（３）出力と接続されたクロックライン（第１のクロッ
クライン）であり、第１のクロックφＡは、該クロック
ライン（６）を伝達され、前記遅延型フリップフロップ
（５−１）（５−２）…（５−ｎ）のC1（クロック）端
子に印加される。（７）はインバータ（８）を介して前
記NORゲート（３）出力と接続されたクロックライン
（第１のクロックライン）であり、第１のクロックφＡ
の反転クロックＡは、該クロックライン（７）を伝達
され、前記遅延型フリップフロップ（５−１）（５−
２）…（５−ｎ）の１（クロック）端子に印加され
る．（９）は前記NORゲート（４）出力と接続されたク
ロックライン（第２のクロックライン）であり、第２の
クロックφＢは、該クロックライン（９）を伝達され、
前記遅延型フリップフロップ（５−１）（５−２）…
（５−ｎ）のC2（クロック）端子に印加される。（10）
はインバータ（11）を介して前記NORゲート（４）出力
と接続されたクロックライン（第２のクロックライン）
であり、第２のクロックφＢの反転クロックＢは、該
クロックライン（10）を伝達され、前記遅延型フリップ
フロップ（５−１）（５−２）…（５−ｎ）の２（ク
ロック）端子に印加される。
であり、該シフトレジスタ（５）はｎ（n:自然数）段の
遅延型フリップフロップ（５−１）（５−２）…（５−
ｎ）より成る。初段の遅延型フリップフロップ（５−
１）のＤ（データ）端子にはｎビットのデータDINがシ
リアルに印加され、最終段の遅延型フリップフロップ
（５−ｎ）のＱ（出力）端子からはｎビットのデータD
OUTがシリアルに出力される。（６）は前記NORゲート
（３）出力と接続されたクロックライン（第１のクロッ
クライン）であり、第１のクロックφＡは、該クロック
ライン（６）を伝達され、前記遅延型フリップフロップ
（５−１）（５−２）…（５−ｎ）のC1（クロック）端
子に印加される。（７）はインバータ（８）を介して前
記NORゲート（３）出力と接続されたクロックライン
（第１のクロックライン）であり、第１のクロックφＡ
の反転クロックＡは、該クロックライン（７）を伝達
され、前記遅延型フリップフロップ（５−１）（５−
２）…（５−ｎ）の１（クロック）端子に印加され
る．（９）は前記NORゲート（４）出力と接続されたク
ロックライン（第２のクロックライン）であり、第２の
クロックφＢは、該クロックライン（９）を伝達され、
前記遅延型フリップフロップ（５−１）（５−２）…
（５−ｎ）のC2（クロック）端子に印加される。（10）
はインバータ（11）を介して前記NORゲート（４）出力
と接続されたクロックライン（第２のクロックライン）
であり、第２のクロックφＢの反転クロックＢは、該
クロックライン（10）を伝達され、前記遅延型フリップ
フロップ（５−１）（５−２）…（５−ｎ）の２（ク
ロック）端子に印加される。
ここで、第３図は、前記遅延型フリップフロップ（５−
１）（５−２）…（５−ｎ）の個々の構成を示す回路図
である。第３図において、（12）は第１の転送回路であ
り、該第１の転送回路（12）は、トランスミッションゲ
ート（13）（14）及び２段のインバータ（15）（16）よ
り成るものとする。詳しくは、前記トランスミッション
ゲート（13）のＮチャンネル側ゲート及びＰチャンネル
側ゲートは夫々C1，１端子と接続され、該トランスミ
ッションゲート（13）のドレイン・ソース路の一端はＤ
端子と接続され、該トランスミッションゲート（13）の
ドレイン・ソース路の他端は前記２段のインバータ（1
5）（16）の入力と接続されている。また前記トランス
ミッションゲート（14）のＰチャンネル側ゲート及びＮ
チャンネル側ゲートは夫々C1，１端子と接続され、該
トランスミッションゲート（14）のドレイン・ソース路
は前記２段のインバータ（15）（16）の入出力と接続さ
れている。（17）は第２の転送回路であり、該第２の転
送回路（17）は、前記第１の転送回路（12）と同様に、
トランスミッションゲート（13′）（14′）及び２段の
インバータ（15′）（16′）より成るものとする。詳し
くは、前記トランスミッションゲート（13′）のＮチャ
ンネル側ゲート及びＰチャンネル側ゲートは夫々C2，
２端子と接続され、該トランスミッションゲート（1
3′）のドレイン・ソース路の一端は前記２段のインバ
ータ（15）（16）の出力と接続され、該トランスミッシ
ョンゲート（13′）のドレイン・ソース路の他端は前記
２段のインバータ（15′）（16′）を介してＱ端子と接
続されている。また前記トランスミッションゲート（1
4′）のＰチャンネル側ゲート及びＮチャンネル側ゲー
トは夫々C2，２端子と接続され、該トランスミッショ
ンゲート（14′）のドレイン・ソース路は前記２段のイ
ンバータ（15′）（16′）の入出力と接続されている。
ここで、第４図のタイミングチャートに基づく第３図の
遅延動作、つまり、第１の転送回路（12）の入出力・保
持動作、及び該第１の転送回路（12）の動作より遅延し
て行なわれる第２の転送回路（17）の入出力・保持動作
は、従来知られた技術である。
１）（５−２）…（５−ｎ）の個々の構成を示す回路図
である。第３図において、（12）は第１の転送回路であ
り、該第１の転送回路（12）は、トランスミッションゲ
ート（13）（14）及び２段のインバータ（15）（16）よ
り成るものとする。詳しくは、前記トランスミッション
ゲート（13）のＮチャンネル側ゲート及びＰチャンネル
側ゲートは夫々C1，１端子と接続され、該トランスミ
ッションゲート（13）のドレイン・ソース路の一端はＤ
端子と接続され、該トランスミッションゲート（13）の
ドレイン・ソース路の他端は前記２段のインバータ（1
5）（16）の入力と接続されている。また前記トランス
ミッションゲート（14）のＰチャンネル側ゲート及びＮ
チャンネル側ゲートは夫々C1，１端子と接続され、該
トランスミッションゲート（14）のドレイン・ソース路
は前記２段のインバータ（15）（16）の入出力と接続さ
れている。（17）は第２の転送回路であり、該第２の転
送回路（17）は、前記第１の転送回路（12）と同様に、
トランスミッションゲート（13′）（14′）及び２段の
インバータ（15′）（16′）より成るものとする。詳し
くは、前記トランスミッションゲート（13′）のＮチャ
ンネル側ゲート及びＰチャンネル側ゲートは夫々C2，
２端子と接続され、該トランスミッションゲート（1
3′）のドレイン・ソース路の一端は前記２段のインバ
ータ（15）（16）の出力と接続され、該トランスミッシ
ョンゲート（13′）のドレイン・ソース路の他端は前記
２段のインバータ（15′）（16′）を介してＱ端子と接
続されている。また前記トランスミッションゲート（1
4′）のＰチャンネル側ゲート及びＮチャンネル側ゲー
トは夫々C2，２端子と接続され、該トランスミッショ
ンゲート（14′）のドレイン・ソース路は前記２段のイ
ンバータ（15′）（16′）の入出力と接続されている。
ここで、第４図のタイミングチャートに基づく第３図の
遅延動作、つまり、第１の転送回路（12）の入出力・保
持動作、及び該第１の転送回路（12）の動作より遅延し
て行なわれる第２の転送回路（17）の入出力・保持動作
は、従来知られた技術である。
以上述べた構成によって、データDINはｎ段の遅延型フ
リップフロップ（５−１）（５−２）…（５−ｎ）を順
次転送され、データDOUTが得られることになる。
リップフロップ（５−１）（５−２）…（５−ｎ）を順
次転送され、データDOUTが得られることになる。
（ハ）考案が解決しようとする課題 前記従来の技術において、第２図回路をIC化する場合、
クロックライン（６）（７）（９）（10）は、アミル、
ポリシリコン等で形成される為、抵抗（18）（19）（2
0）（21）（22）（23）（24）（25）及び浮遊容量（2
6）（27）（28）（29）（30）（31）（32）（33）を有
する。そして、クロックライン（６）（７）（９）（1
0）で伝達されるクロックφＡ，Ａ，φＢ，Ｂの伝
達時間は、該クロックライン（６）（７）（９）（10）
がシフトレジスタ（５）の入力から出力に向かうに従
い、該クロックライン（６）（７）（９）（10）が持つ
抵抗成分及び浮遊容量によって遅延されることになる。
クロックライン（６）（７）（９）（10）は、アミル、
ポリシリコン等で形成される為、抵抗（18）（19）（2
0）（21）（22）（23）（24）（25）及び浮遊容量（2
6）（27）（28）（29）（30）（31）（32）（33）を有
する。そして、クロックライン（６）（７）（９）（1
0）で伝達されるクロックφＡ，Ａ，φＢ，Ｂの伝
達時間は、該クロックライン（６）（７）（９）（10）
がシフトレジスタ（５）の入力から出力に向かうに従
い、該クロックライン（６）（７）（９）（10）が持つ
抵抗成分及び浮遊容量によって遅延されることになる。
ところが、各クロックライン（６）（７）（９）（10）
の抵抗成分及び浮遊容量は夫々バラつくことが多い。こ
のバラつきは、クロックライン（６）（７）（９）（1
0）がシフトレジスタ（５）の入力から出力に向かうに
従って顕著となり、クロックφＡ，Ａ，φＢ，Ｂの
伝達時間も同様にして顕著となる。従って、各クロック
ライン（６）（７）（９）（10）の末端付近において
は、クロックφＡ，φＢ間の時間t1,t2が零、或は同一
時間軸上においてクロックφＡの「１」期間に該クロッ
クφＡの「１」期間より短いクロックφＢの「０」期間
が含まれ、クロックφＡ，φＢ共「１」になる期間が生
じることがあり、これより第１の転送回路（12）及び第
２の転送回路（17）が共に入出力状態となってしまい
（トランスミッションゲート（13）（13′）がオン）、
末端付近の遅延型フリップフロップは遅延動作せずに誤
動作してしまう問題点があった。
の抵抗成分及び浮遊容量は夫々バラつくことが多い。こ
のバラつきは、クロックライン（６）（７）（９）（1
0）がシフトレジスタ（５）の入力から出力に向かうに
従って顕著となり、クロックφＡ，Ａ，φＢ，Ｂの
伝達時間も同様にして顕著となる。従って、各クロック
ライン（６）（７）（９）（10）の末端付近において
は、クロックφＡ，φＢ間の時間t1,t2が零、或は同一
時間軸上においてクロックφＡの「１」期間に該クロッ
クφＡの「１」期間より短いクロックφＢの「０」期間
が含まれ、クロックφＡ，φＢ共「１」になる期間が生
じることがあり、これより第１の転送回路（12）及び第
２の転送回路（17）が共に入出力状態となってしまい
（トランスミッションゲート（13）（13′）がオン）、
末端付近の遅延型フリップフロップは遅延動作せずに誤
動作してしまう問題点があった。
（ニ）課題を解決するための手段 本考案は、前記問題点を解決するために為されたもので
あり、 第１のクロックに基づいてデータを入出力又は保持する
第１の転送回路、及び第２のクロックに基づいて前記第
１の転送回路からのデータを入出力又は保持する第２の
転送回路を含む遅延型フリップフロップを、複数段設け
て成るシフトレジスタと、 前記第１のクロック及び前記第２のクロックを発生する
クロック発生回路と、 前記第１のクロックに基づくクロックを複数段の前記遅
延型フリップフロップの前記第１の転送回路に印加する
ための第１のクロックラインと、 前記第２のクロックに基づくクロックを複数段の前記遅
延型フリップフロップの前記第２の転送回路に印加する
ための第２のクロックラインと、 を備えたシフトレジスタの駆動回路において、 前記第１のクロックライン及び前記第２のクロックライ
ンが前記クロック発生回路の出力から前記シフトレジス
タの出力へ向かうに従い、前記第１の転送回路及び前記
第２の転送回路が夫々前記第１のクロック及び前記第２
のクロックによって同時に入出力状態となるのを禁止す
る禁止回路を備えたことを特徴とする。
あり、 第１のクロックに基づいてデータを入出力又は保持する
第１の転送回路、及び第２のクロックに基づいて前記第
１の転送回路からのデータを入出力又は保持する第２の
転送回路を含む遅延型フリップフロップを、複数段設け
て成るシフトレジスタと、 前記第１のクロック及び前記第２のクロックを発生する
クロック発生回路と、 前記第１のクロックに基づくクロックを複数段の前記遅
延型フリップフロップの前記第１の転送回路に印加する
ための第１のクロックラインと、 前記第２のクロックに基づくクロックを複数段の前記遅
延型フリップフロップの前記第２の転送回路に印加する
ための第２のクロックラインと、 を備えたシフトレジスタの駆動回路において、 前記第１のクロックライン及び前記第２のクロックライ
ンが前記クロック発生回路の出力から前記シフトレジス
タの出力へ向かうに従い、前記第１の転送回路及び前記
第２の転送回路が夫々前記第１のクロック及び前記第２
のクロックによって同時に入出力状態となるのを禁止す
る禁止回路を備えたことを特徴とする。
（ホ）作用 本考案によれば、第１のクロックライン及び第２のクロ
ックラインがシフトレジスタの入力側から出力側へ向か
うに従い、遅延型フリップフロップ内部における第１の
転送回路及び第２の転送回路が夫々第１のクロック及び
第２のクロックによって同時に入出力状態となることが
禁止される為、シフトレジスタの誤動作が防止される。
ックラインがシフトレジスタの入力側から出力側へ向か
うに従い、遅延型フリップフロップ内部における第１の
転送回路及び第２の転送回路が夫々第１のクロック及び
第２のクロックによって同時に入出力状態となることが
禁止される為、シフトレジスタの誤動作が防止される。
（ヘ）実施例 本考案の詳細を図示の実施例により具体的に説明する。
第１図は本考案のシフトレジスタの駆動回路である。第
１図において、（34）（35）（36）（37）は禁止回路と
してのインバータであり、２段のインバータ（34）（3
5）は、NORゲート（３）の出力とNORゲート（４）の入
力との間に順方向に接続され、２段のインバータ（36）
（37）は、NORゲート（４）の出力とNORゲート（３）の
入力との間に接続されている。これ等インバータ（34）
（35）（36）（37）は、第１のクロックφＡの立上がり
及び第２のクロックφＢの立上がりを遅延させるもので
ある。こうすることによって、第２のクロックφＢの立
下がりと第１のクロックφＡの立上がりとの間の時間
t1、及び第１のクロックφＡの立下がりと第２のクロッ
クφＢの立上がりとの間の時間t2は、インバータ（34）
（35）（36）（37）を設けない従来に比べて長くなる。
ここで２段のインバータ（34）（35），（36）（37）に
よる遅延量は、以下の条件を満足する様に設定される。
つまり、シフトレジスタ（５）の最終段における遅延型
フリップフロップ（５−ｎ）を駆動するための第１のク
ロックφＡ及び第２のクロックφＢにおいても、第２の
クロックφＢの「０」期間に、該第２のクロックφＢの
「０」期間より短い第１のクロックφＡの「１」期間が
含まれる様に設定される。言い換えれば、シフトレジス
タ（５）の初段から最終段の全遅延型フリップフロップ
（５−１）（５−２）…（５−ｎ）において、第４図に
示す時間t1,t2が存在する様に設定される。これより、
各遅延型フリップフロップ（５−１）（５−２）…（５
−ｎ）内部における第１の転送回路（12）及び第２の転
送回路（17）が共に入出力状態となることが禁止され、
シフトレジスタ（５）が正常動作することになる。
１図において、（34）（35）（36）（37）は禁止回路と
してのインバータであり、２段のインバータ（34）（3
5）は、NORゲート（３）の出力とNORゲート（４）の入
力との間に順方向に接続され、２段のインバータ（36）
（37）は、NORゲート（４）の出力とNORゲート（３）の
入力との間に接続されている。これ等インバータ（34）
（35）（36）（37）は、第１のクロックφＡの立上がり
及び第２のクロックφＢの立上がりを遅延させるもので
ある。こうすることによって、第２のクロックφＢの立
下がりと第１のクロックφＡの立上がりとの間の時間
t1、及び第１のクロックφＡの立下がりと第２のクロッ
クφＢの立上がりとの間の時間t2は、インバータ（34）
（35）（36）（37）を設けない従来に比べて長くなる。
ここで２段のインバータ（34）（35），（36）（37）に
よる遅延量は、以下の条件を満足する様に設定される。
つまり、シフトレジスタ（５）の最終段における遅延型
フリップフロップ（５−ｎ）を駆動するための第１のク
ロックφＡ及び第２のクロックφＢにおいても、第２の
クロックφＢの「０」期間に、該第２のクロックφＢの
「０」期間より短い第１のクロックφＡの「１」期間が
含まれる様に設定される。言い換えれば、シフトレジス
タ（５）の初段から最終段の全遅延型フリップフロップ
（５−１）（５−２）…（５−ｎ）において、第４図に
示す時間t1,t2が存在する様に設定される。これより、
各遅延型フリップフロップ（５−１）（５−２）…（５
−ｎ）内部における第１の転送回路（12）及び第２の転
送回路（17）が共に入出力状態となることが禁止され、
シフトレジスタ（５）が正常動作することになる。
また、インバータ（34）（35）（36）（37）を付加する
簡単な構成でシフトレジスタ（５）の誤動作を防止でき
る為、IC化に適した回路を提供できることになる。
簡単な構成でシフトレジスタ（５）の誤動作を防止でき
る為、IC化に適した回路を提供できることになる。
（ト）考案の効果 本考案によれば、容易な構成によって、第１のクロック
ライン及び第２のクロックラインがシフトレジスタの入
力側から出力側へ向かうに従って遅延型フリップフロッ
プ内部における第１の転送回路及び第２の転送回路が共
に同時に入出力状態となることが禁止され、これよりシ
フトレジスタの誤動作が防止されるという利点が得られ
る。
ライン及び第２のクロックラインがシフトレジスタの入
力側から出力側へ向かうに従って遅延型フリップフロッ
プ内部における第１の転送回路及び第２の転送回路が共
に同時に入出力状態となることが禁止され、これよりシ
フトレジスタの誤動作が防止されるという利点が得られ
る。
第１図は、本考案のシフトレジスタの駆動回路を示す回
路図、第２図は、従来回路を示す回路図、第３図は、第
１図及び第２図のシフトレジスタ内部における遅延型フ
リップフロップの構成を示す回路図、第４図は、第１図
及び第２図のクロック発生回路におけるクロックの発生
タイミングを示すタイミングチャートである。 （１）……クロック発生回路、（５）……シフトレジス
タ、（６）（７）（９）（10）……クロックライン、
（12）……第１の転送回路、（17）……第２の転送回
路、（34）（35）（36）（37）……インバータ。
路図、第２図は、従来回路を示す回路図、第３図は、第
１図及び第２図のシフトレジスタ内部における遅延型フ
リップフロップの構成を示す回路図、第４図は、第１図
及び第２図のクロック発生回路におけるクロックの発生
タイミングを示すタイミングチャートである。 （１）……クロック発生回路、（５）……シフトレジス
タ、（６）（７）（９）（10）……クロックライン、
（12）……第１の転送回路、（17）……第２の転送回
路、（34）（35）（36）（37）……インバータ。
Claims (1)
- 【請求項１】第１のクロックに基づいてデータを入出力
又は保持する第１の転送回路、及び第２のクロックに基
づいて前記第１の転送回路からのデータを入出力又は保
持する第２の転送回路を含む遅延型フリップフロップ
を、複数段設けて成るシフトレジスタと、 前記第１及び第２のクロックの発生タイミングを遅延す
る禁止回路を含み、基準クロックを基に前記第１のクロ
ック及び前記第２のクロックを発生するクロック発生回
路と、 前記第１のクロックに基づくクロックを複数段の前記遅
延型フリップフロップの前記第１の転送回路に印加する
ための第１のクロックラインと、 前記第２のクロックに基づくクロックを複数段の前記遅
延型フリップフロップの前記第２の転送回路に印加する
ための第２のクロックラインと、を備え、 前記クロック発生回路は、基準クロックの反転が一方の
入力端子に印加される第１の論理ゲート及び前記基準ク
ロックが一方の入力端子に印加される第２の論理ゲート
を含み、前記第１の論理ゲートの出力端子は前記第１の
クロックラインと接続されると共に前記禁止回路を介し
て前記第２の論理ゲートの他方の入力端子と接続され、
前記第２の論理ゲートの出力端子は前記第２のクロック
ラインと接続されると共に前記禁止回路を介して前記第
１の論理ゲートの他方の入力端子と接続され、 複数段の前記遅延型フリップフロップの夫々を構成する
前記第１の転送回路及び前記第２の転送回路が各々前記
第１のクロック及び前記第２のクロックによって同時に
入出力状態となるのを前記禁止回路によって禁止するこ
とを特徴とするシフトレジスタの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989106394U JPH0749680Y2 (ja) | 1989-09-11 | 1989-09-11 | シフトレジスタの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989106394U JPH0749680Y2 (ja) | 1989-09-11 | 1989-09-11 | シフトレジスタの駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0345300U JPH0345300U (ja) | 1991-04-25 |
| JPH0749680Y2 true JPH0749680Y2 (ja) | 1995-11-13 |
Family
ID=31655124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989106394U Expired - Lifetime JPH0749680Y2 (ja) | 1989-09-11 | 1989-09-11 | シフトレジスタの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0749680Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0739119Y2 (ja) * | 1986-12-18 | 1995-09-06 | 三洋電機株式会社 | シフトレジスタ |
-
1989
- 1989-09-11 JP JP1989106394U patent/JPH0749680Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0345300U (ja) | 1991-04-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |