JPH04214299A - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPH04214299A JPH04214299A JP2401133A JP40113390A JPH04214299A JP H04214299 A JPH04214299 A JP H04214299A JP 2401133 A JP2401133 A JP 2401133A JP 40113390 A JP40113390 A JP 40113390A JP H04214299 A JPH04214299 A JP H04214299A
- Authority
- JP
- Japan
- Prior art keywords
- transmission gate
- shift
- latch
- clock
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 62
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 24
- 238000010586 diagram Methods 0.000 description 9
- 101100349268 Caenorhabditis elegans ntr-2 gene Proteins 0.000 description 2
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 2
- 101100445488 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) ptr-2 gene Proteins 0.000 description 2
- 101100351735 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) ptr-4 gene Proteins 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
- H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、シフトレジスタの改
良に、具体的には、使用時に不都合なレ−シングを起こ
すことなく、安定かつ正確に動作するシフトレジスタに
関するものである。
良に、具体的には、使用時に不都合なレ−シングを起こ
すことなく、安定かつ正確に動作するシフトレジスタに
関するものである。
【０００２】
【従来の技術】図３のＡにシフトレジスタの基本的な一
形式を示す。図中、１０、１２、１４、１６はそれぞれ
ＣＭＯＳのトランスミッションゲ−トで、何れもＮチャ
ンネルのＭＯＳトランジスタＮＴｒとＰチャンネルのＭ
ＯＳトランジスタＰＴｒを並列に接続して成る。各ゲー
トのトランジスタＮＴｒ、ＰＴｒの後につけた０、２、
４および６の数字符号はゲート１０、１２、１４、１６
にそれぞれ属するものであることを示す。２０、２２、
２４、２６は何れもインバータで、２個ずつ縦続されて
、対応するトランスミッションゲ−トと並列接続されて
いる。
形式を示す。図中、１０、１２、１４、１６はそれぞれ
ＣＭＯＳのトランスミッションゲ−トで、何れもＮチャ
ンネルのＭＯＳトランジスタＮＴｒとＰチャンネルのＭ
ＯＳトランジスタＰＴｒを並列に接続して成る。各ゲー
トのトランジスタＮＴｒ、ＰＴｒの後につけた０、２、
４および６の数字符号はゲート１０、１２、１４、１６
にそれぞれ属するものであることを示す。２０、２２、
２４、２６は何れもインバータで、２個ずつ縦続されて
、対応するトランスミッションゲ−トと並列接続されて
いる。
【０００３】トランスミッションゲ−ト１０、１４はそ
れぞれシフト部Ｓ１、Ｓ２を構成し、トランスミッショ
ンゲ−ト１２と２個のインバータ２０、２２の並列接続
体およびトランスミッションゲ−ト１６と２個のインバ
ータ２４、２６の並列接続体はそれぞれラッチ部Ｌ１、
Ｌ２を構成している。これらのシフト部とラッチ部は、
図示のように直列にかつ交互に接続され、シフト部２個
（Ｓ１、Ｓ２）とラッチ部２個（Ｌ１、Ｌ２）でシフト
レジスタの１ビット分を構成している。
れぞれシフト部Ｓ１、Ｓ２を構成し、トランスミッショ
ンゲ−ト１２と２個のインバータ２０、２２の並列接続
体およびトランスミッションゲ−ト１６と２個のインバ
ータ２４、２６の並列接続体はそれぞれラッチ部Ｌ１、
Ｌ２を構成している。これらのシフト部とラッチ部は、
図示のように直列にかつ交互に接続され、シフト部２個
（Ｓ１、Ｓ２）とラッチ部２個（Ｌ１、Ｌ２）でシフト
レジスタの１ビット分を構成している。
【０００４】インバータとしては、ＣＭＯＳインバータ
の如き回路のみならず、一方の入力に反転リセット信号
が供給されるＮＡＮＤゲ−ト、一方の入力にリセット信
号が供給されるＮＯＲゲートなど、入力反転機能を有す
る任意の回路を使用できる。
の如き回路のみならず、一方の入力に反転リセット信号
が供給されるＮＡＮＤゲ−ト、一方の入力にリセット信
号が供給されるＮＯＲゲートなど、入力反転機能を有す
る任意の回路を使用できる。
【０００５】上記のシフトレジスタは、各トランスミッ
ションゲ−トに、図３のＢに示すような互いに逆相のク
ロックＣＬＫおよびＣＬＫＢを図３のＡに示すような対
応関係で印加することにより、ラッチ部に保持されてい
たデータを次のラッチ部へと、図ではラッチ部Ｌ１から
Ｌ２へと、順次シフトさせる。なお、各トランスミッシ
ョンゲ−トを構成するＮチャンネルのＭＯＳトランジス
タＮＴｒが、Ｌレベルのデ−タを、Ｐチャンネルのトラ
ンジスタＰＮｒがＨレベルのデ−タを伝達することは言
うまでもない。
ションゲ−トに、図３のＢに示すような互いに逆相のク
ロックＣＬＫおよびＣＬＫＢを図３のＡに示すような対
応関係で印加することにより、ラッチ部に保持されてい
たデータを次のラッチ部へと、図ではラッチ部Ｌ１から
Ｌ２へと、順次シフトさせる。なお、各トランスミッシ
ョンゲ−トを構成するＮチャンネルのＭＯＳトランジス
タＮＴｒが、Ｌレベルのデ−タを、Ｐチャンネルのトラ
ンジスタＰＮｒがＨレベルのデ−タを伝達することは言
うまでもない。
【０００６】いま、クロックＣＬＫのレベルがＬ、クロ
ックＣＬＫＢのレベルがＨであれば、トランスミッショ
ンゲ−ト１０、１６がオン（導通状態）にトランスミッ
ションゲ−ト１２、１４がオフ（遮断状態）となる。こ
のとき、デ−タはラッチ部Ｌ２に保持され、次のデ−タ
がトランスミッションゲ−ト１０を介してラッチ部Ｌ１
のインバータ２０、２２に伝達される。
ックＣＬＫＢのレベルがＨであれば、トランスミッショ
ンゲ−ト１０、１６がオン（導通状態）にトランスミッ
ションゲ−ト１２、１４がオフ（遮断状態）となる。こ
のとき、デ−タはラッチ部Ｌ２に保持され、次のデ−タ
がトランスミッションゲ−ト１０を介してラッチ部Ｌ１
のインバータ２０、２２に伝達される。
【０００７】次に、クロックＣＬＫのレベルがＨ、クロ
ックＣＬＫＢのレベルがＬになると、トランスミッショ
ンゲ−ト１２、１４がオンとなり１０、１６がオフとな
る。このとき、ラッチ部Ｌ１のインバータ２０、２２に
伝達されていた上記次のデ−タがラッチ部Ｌ１に保持さ
れ、同時にトランスミッションゲ−ト１４を介してラッ
チ部Ｌ２のインバータ２４、２６に伝達される。
ックＣＬＫＢのレベルがＬになると、トランスミッショ
ンゲ−ト１２、１４がオンとなり１０、１６がオフとな
る。このとき、ラッチ部Ｌ１のインバータ２０、２２に
伝達されていた上記次のデ−タがラッチ部Ｌ１に保持さ
れ、同時にトランスミッションゲ−ト１４を介してラッ
チ部Ｌ２のインバータ２４、２６に伝達される。
【０００８】再びクロックＣＬＫとＣＬＫＢが、それぞ
れＬ、Ｈレベルになると、ラッチ部Ｌ２に伝達されてい
た上記次のデ−タがラッチ部Ｌ２に保持される。この様
にして、クロックＣＬＫとＣＬＫＢの１周期で、シフト
レジスタの１ビット分のシフト動作が完了する。
れＬ、Ｈレベルになると、ラッチ部Ｌ２に伝達されてい
た上記次のデ−タがラッチ部Ｌ２に保持される。この様
にして、クロックＣＬＫとＣＬＫＢの１周期で、シフト
レジスタの１ビット分のシフト動作が完了する。
【０００９】上記のようなクロックＣＬＫとＣＬＫＢは
、図３のＣに示すようなクロック発振器３０とインバー
タ４０の組合せ回路から供給される。両クロックは、理
想的には一方のクロックの立上りと他方の立下りが時間
的に正確に一致した逆相関係にあるべきであるが、イン
バータ４０には動作の遅延があるので、クロックＣＬＫ
Ｂは遅れて、両クロック間には理想的な逆相関係から或
る誤差すなわち位相差（ｔ１）が発生する。そのため、
図３のＢに示す様に、両クロックのレベルが、共にＨで
ある期間と、共にＬである期間が現れる。
、図３のＣに示すようなクロック発振器３０とインバー
タ４０の組合せ回路から供給される。両クロックは、理
想的には一方のクロックの立上りと他方の立下りが時間
的に正確に一致した逆相関係にあるべきであるが、イン
バータ４０には動作の遅延があるので、クロックＣＬＫ
Ｂは遅れて、両クロック間には理想的な逆相関係から或
る誤差すなわち位相差（ｔ１）が発生する。そのため、
図３のＢに示す様に、両クロックのレベルが、共にＨで
ある期間と、共にＬである期間が現れる。
【００１０】両クロックが共にＨである期間が長くなる
と、トランスミッションゲ−ト１０−１６のＮＴｒ０−
ＮＴｒ６がすべてオン状態となり、Ｌレベルのデ−タが
１度に複数ビット分シフトされる。逆に、両クロックが
共にＬである期間が長くなると、ＰＴｒ０−ＰＴｒ６が
すべてオン状態となり、Ｈレベルのデ−タが１度に複数
ビット分シフトされる。この様な現象は一般にレ−シン
グと呼ばれる。
と、トランスミッションゲ−ト１０−１６のＮＴｒ０−
ＮＴｒ６がすべてオン状態となり、Ｌレベルのデ−タが
１度に複数ビット分シフトされる。逆に、両クロックが
共にＬである期間が長くなると、ＰＴｒ０−ＰＴｒ６が
すべてオン状態となり、Ｈレベルのデ−タが１度に複数
ビット分シフトされる。この様な現象は一般にレ−シン
グと呼ばれる。
【００１１】
【発明が解決しようとする課題】従来のシフトレジスタ
にあっては、上記の通り不所望なレ−シングの発生の可
能性が高く、レ−シングが発生するとそのシフトレジス
タを使用しているシステムの動作が混乱し、目的とする
機能を果たすことができなくなる。よって、この発明は
、両クロックのレベルが共にＨまたは共にＬになる期間
があってもレ−シングの起生しないシフトレジスタを提
供することを目的としている。
にあっては、上記の通り不所望なレ−シングの発生の可
能性が高く、レ−シングが発生するとそのシフトレジス
タを使用しているシステムの動作が混乱し、目的とする
機能を果たすことができなくなる。よって、この発明は
、両クロックのレベルが共にＨまたは共にＬになる期間
があってもレ−シングの起生しないシフトレジスタを提
供することを目的としている。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明のシフトレジスタにおいては、ラッチ部
を駆動するクロックの位相をシフト部を駆動するクロッ
クの位相よりも早くし、かつ、シフト部のトランスミッ
ションゲ−トのオン時の抵抗をラッチ部のトランスミッ
ションゲ−トのオン時の抵抗よりも大きく設定してある
。
めに、この発明のシフトレジスタにおいては、ラッチ部
を駆動するクロックの位相をシフト部を駆動するクロッ
クの位相よりも早くし、かつ、シフト部のトランスミッ
ションゲ−トのオン時の抵抗をラッチ部のトランスミッ
ションゲ−トのオン時の抵抗よりも大きく設定してある
。
【００１３】
【作用】上記の様に構成したこの発明のシフトレジスタ
は、クロックＣＬＫとＣＬＫＢが、共にＨレベルまたは
共にＬレベルになるよりも前に、ラッチ部Ｌ１またはＬ
２のトランスミッションゲ−トがオンとなってラッチ状
態となり、更にシフト部Ｓ１、Ｓ２のトランスミッショ
ンゲ−ト１０、１４のオン時抵抗の方が、ラッチ部Ｌ１
、Ｌ２のトランスミッションゲ−トのオン時抵抗より大
きいので、トランスミッションゲ−ト１０または１４が
伝達するシフトデ−タとトランスミッションゲ−ト１２
または１６が伝達するラッチデ−タとが各ゲートの出口
において競合しても、必ずラッチデ−タが優先されレ−
シングは起こらない。
は、クロックＣＬＫとＣＬＫＢが、共にＨレベルまたは
共にＬレベルになるよりも前に、ラッチ部Ｌ１またはＬ
２のトランスミッションゲ−トがオンとなってラッチ状
態となり、更にシフト部Ｓ１、Ｓ２のトランスミッショ
ンゲ−ト１０、１４のオン時抵抗の方が、ラッチ部Ｌ１
、Ｌ２のトランスミッションゲ−トのオン時抵抗より大
きいので、トランスミッションゲ−ト１０または１４が
伝達するシフトデ−タとトランスミッションゲ−ト１２
または１６が伝達するラッチデ−タとが各ゲートの出口
において競合しても、必ずラッチデ−タが優先されレ−
シングは起こらない。
【００１４】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１のＡにおいて、１０、１２、１４、１６は
ＣＭＯＳのトランスミッションゲ−ト、２０、２２、２
４、２６はインバータ、Ｓ１、Ｓ２は、シフト部、Ｌ１
、Ｌ２はラッチ部、ＮＴｒ０、ＮＴｒ２、ＮＴｒ４、Ｎ
Ｔｒ６はＮチャンネルのＭＯＳトランジスタ、ＰＴｒ０
、ＰＴｒ２、ＰＴｒ４、ＰＴｒ６はＰチャンネルのＭＯ
Ｓトランジスタで、それぞれ図３のＡに示す従来のシフ
トレジスタの同一符号で示した素子と同様な素子を示す
。
明する。図１のＡにおいて、１０、１２、１４、１６は
ＣＭＯＳのトランスミッションゲ−ト、２０、２２、２
４、２６はインバータ、Ｓ１、Ｓ２は、シフト部、Ｌ１
、Ｌ２はラッチ部、ＮＴｒ０、ＮＴｒ２、ＮＴｒ４、Ｎ
Ｔｒ６はＮチャンネルのＭＯＳトランジスタ、ＰＴｒ０
、ＰＴｒ２、ＰＴｒ４、ＰＴｒ６はＰチャンネルのＭＯ
Ｓトランジスタで、それぞれ図３のＡに示す従来のシフ
トレジスタの同一符号で示した素子と同様な素子を示す
。
【００１５】すなわち、この発明のシフトレジスタの基
本的構成は従来のものと同一である。しかし、シフトレ
ジスタにおける各シフト部Ｓ１、Ｓ２を構成するトラン
スミッションゲ−トのオン状態のときの抵抗は、各ラッ
チ部Ｌ１、Ｌ２におけるトランスミッションゲ−トのオ
ン状態のときの抵抗よりも、大きく設定されている。た
とえば、各１番目のインバータ２０、２４の閾値がデー
タのＨ、Ｌ両レベルの丁度中間値であるとすれば、両抵
抗値の比は１対１よりも大きくたとえば１．２ 対１ま
たはそれ以上に選ばれている。
本的構成は従来のものと同一である。しかし、シフトレ
ジスタにおける各シフト部Ｓ１、Ｓ２を構成するトラン
スミッションゲ−トのオン状態のときの抵抗は、各ラッ
チ部Ｌ１、Ｌ２におけるトランスミッションゲ−トのオ
ン状態のときの抵抗よりも、大きく設定されている。た
とえば、各１番目のインバータ２０、２４の閾値がデー
タのＨ、Ｌ両レベルの丁度中間値であるとすれば、両抵
抗値の比は１対１よりも大きくたとえば１．２ 対１ま
たはそれ以上に選ばれている。
【００１６】トランスミッションゲ−トのオン時の抵抗
値はそれを構成するＭＯＳトランジスタＰＴｒおよびＮ
Ｔｒの設計によって決まる。更に、この発明のシフトレ
ジスタでは、図３のＢに示したようなクロックＣＬＫ、
ＣＬＫＢの他に図１のＢに示すように位相の進んだクロ
ックＣＬＫＢ１を使用し、シフト部のトランスミッショ
ンゲ−ト１０、１４はクロックＣＬＫとＣＬＫＢで、ラ
ッチ部のトランスミッションゲ−ト１２、１６はクロッ
クＣＬＫとＣＬＫＢ１で駆動するようにしてある。
値はそれを構成するＭＯＳトランジスタＰＴｒおよびＮ
Ｔｒの設計によって決まる。更に、この発明のシフトレ
ジスタでは、図３のＢに示したようなクロックＣＬＫ、
ＣＬＫＢの他に図１のＢに示すように位相の進んだクロ
ックＣＬＫＢ１を使用し、シフト部のトランスミッショ
ンゲ−ト１０、１４はクロックＣＬＫとＣＬＫＢで、ラ
ッチ部のトランスミッションゲ−ト１２、１６はクロッ
クＣＬＫとＣＬＫＢ１で駆動するようにしてある。
【００１７】各クロックＣＬＫ、ＣＬＫＢおよびＣＬＫ
Ｂ１は、たとえば図１のＣに示すような、クロック発振
器３０のインバータ４０、４２の組合せ回路から供給さ
れる。 両インバータの存在により、クロックＣＬＫＢ１は、Ｃ
ＬＫより時間ｔ２だけ位相が進み、ＣＬＫＢはＣＬＫよ
り時間ｔ１だけ遅れている（図１のＢ）。クロックＣＬ
Ｋは、トランジスタＰＴｒ０、ＮＴｒ２、ＮＴｒ４、Ｐ
Ｔｒ６に、ＣＬＫＢはＮＴｒ０およびＰＴｒ４に、ＣＬ
ＫＢ１はＰＴｒ２とＮＴｒ６に供給される。
Ｂ１は、たとえば図１のＣに示すような、クロック発振
器３０のインバータ４０、４２の組合せ回路から供給さ
れる。 両インバータの存在により、クロックＣＬＫＢ１は、Ｃ
ＬＫより時間ｔ２だけ位相が進み、ＣＬＫＢはＣＬＫよ
り時間ｔ１だけ遅れている（図１のＢ）。クロックＣＬ
Ｋは、トランジスタＰＴｒ０、ＮＴｒ２、ＮＴｒ４、Ｐ
Ｔｒ６に、ＣＬＫＢはＮＴｒ０およびＰＴｒ４に、ＣＬ
ＫＢ１はＰＴｒ２とＮＴｒ６に供給される。
【００１８】次に動作を説明する。クロックＣＬＫおよ
びＣＬＫＢの１周期でシフトレジスタの１ビット分がシ
フトされるのは従来のものと同一である。また、従来例
の場合と同様に、インバータの遅延に起因してクロック
ＣＬＫとＣＬＫＢのレベルが共にＨになる期間と、共に
Ｌになる期間が生じる。しかし、クロックＣＬＫとＣＬ
ＫＢのレベルが共にＨになる期間が長くなっても、それ
より時間ｔ２前にクロックＣＬＫＢ１のレベルがすでに
Ｌになっているので、ラッチ部Ｌ１のトランスミッショ
ンゲ−ト１２はオン状態にある。
びＣＬＫＢの１周期でシフトレジスタの１ビット分がシ
フトされるのは従来のものと同一である。また、従来例
の場合と同様に、インバータの遅延に起因してクロック
ＣＬＫとＣＬＫＢのレベルが共にＨになる期間と、共に
Ｌになる期間が生じる。しかし、クロックＣＬＫとＣＬ
ＫＢのレベルが共にＨになる期間が長くなっても、それ
より時間ｔ２前にクロックＣＬＫＢ１のレベルがすでに
Ｌになっているので、ラッチ部Ｌ１のトランスミッショ
ンゲ−ト１２はオン状態にある。
【００１９】従って、トランスミッションゲ−ト１０が
伝達するシフトデータ（たとえばＬレベル）とトランス
ミッションゲ−ト１２が伝達するラッチデータ（たとえ
ばＨレベル）が競合することになるが、両トランスミッ
ションゲ−ト１０、１２のオン時の抵抗は前者よりも後
者の方が小さいので、いわゆる抵抗分圧の原理によって
ラッチデータ（Ｈ）が優先され、レーシングは起こらな
い。
伝達するシフトデータ（たとえばＬレベル）とトランス
ミッションゲ−ト１２が伝達するラッチデータ（たとえ
ばＨレベル）が競合することになるが、両トランスミッ
ションゲ−ト１０、１２のオン時の抵抗は前者よりも後
者の方が小さいので、いわゆる抵抗分圧の原理によって
ラッチデータ（Ｈ）が優先され、レーシングは起こらな
い。
【００２０】逆に、クロックＣＬＫとＣＬＫＢのレベル
が共にＬである期間が長くなっても、クロックＣＬＫＢ
１が時間ｔ２だけ前にすでにＨレベルになっているので
、ラッチ部Ｌ２のトランスミッションゲ−ト１６はオン
状態にあり、シフト部Ｓ２のトランスミッションゲ−ト
１４が伝達するシフトデータ（Ｈレベル）とトランスミ
ッションゲ−ト１６が伝達するラッチデータ（Ｌレベル
）が競合する。しかし、シフト部Ｓ２のトランスミッシ
ョンゲ−ト１４のオン時抵抗の方がラッチ部Ｌ２のトラ
ンスミッションゲ−ト１６のオン時抵抗よりも大きいの
で、前と同様な原理によりラッチデータの方が優先され
ることになり、レ−シングは発生しない。
が共にＬである期間が長くなっても、クロックＣＬＫＢ
１が時間ｔ２だけ前にすでにＨレベルになっているので
、ラッチ部Ｌ２のトランスミッションゲ−ト１６はオン
状態にあり、シフト部Ｓ２のトランスミッションゲ−ト
１４が伝達するシフトデータ（Ｈレベル）とトランスミ
ッションゲ−ト１６が伝達するラッチデータ（Ｌレベル
）が競合する。しかし、シフト部Ｓ２のトランスミッシ
ョンゲ−ト１４のオン時抵抗の方がラッチ部Ｌ２のトラ
ンスミッションゲ−ト１６のオン時抵抗よりも大きいの
で、前と同様な原理によりラッチデータの方が優先され
ることになり、レ−シングは発生しない。
【００２１】図２のＡに、この発明の第２の実施例を示
す。図１のＡの実施例シフトレジスタでは、クロックと
して、シフト部にはＣＬＫとＣＬＫＢを、ラッチ部には
ＣＬＫとＣＬＫＢ１を使用し、クロックＣＬＫを双方に
共用していたが、この第２の実施例ではシフト部とラッ
チ部にそれぞれ別のクロックを使用する。なお、図２の
各々において、図３および図１の各々における符号と同
じ符号を付けた素子は各後者のそれと同様な素子を示し
ている。
す。図１のＡの実施例シフトレジスタでは、クロックと
して、シフト部にはＣＬＫとＣＬＫＢを、ラッチ部には
ＣＬＫとＣＬＫＢ１を使用し、クロックＣＬＫを双方に
共用していたが、この第２の実施例ではシフト部とラッ
チ部にそれぞれ別のクロックを使用する。なお、図２の
各々において、図３および図１の各々における符号と同
じ符号を付けた素子は各後者のそれと同様な素子を示し
ている。
【００２２】すなわち、シフト部Ｓ１、Ｓ２のトランス
ミッションゲ−ト１０、１４には、図２のＢのクロック
ＣＬＫとＣＬＫＢを、ラッチ部Ｌ１、Ｌ２のトランスミ
ッションゲ−ト１２、１６には図２のＢのクロックＣＬ
Ｋ１とＣＬＫＢ１を印加する。ＣＬＫＢ１はＣＬＫより
時間ｔ２だけ位相が早く、ＣＬＫ１はそれより更に時間
ｔ３だけ早い。これらのクロックは、図２のＣに示すよ
うに、クロック発振器３０、インバータ４４、４６、４
８の組合せ回路によって発生させることができる。この
シフトレジスタの動作は、図１のＡのそれと実質的に同
一であり、レ−シングは生じない。
ミッションゲ−ト１０、１４には、図２のＢのクロック
ＣＬＫとＣＬＫＢを、ラッチ部Ｌ１、Ｌ２のトランスミ
ッションゲ−ト１２、１６には図２のＢのクロックＣＬ
Ｋ１とＣＬＫＢ１を印加する。ＣＬＫＢ１はＣＬＫより
時間ｔ２だけ位相が早く、ＣＬＫ１はそれより更に時間
ｔ３だけ早い。これらのクロックは、図２のＣに示すよ
うに、クロック発振器３０、インバータ４４、４６、４
８の組合せ回路によって発生させることができる。この
シフトレジスタの動作は、図１のＡのそれと実質的に同
一であり、レ−シングは生じない。
【００２３】
【発明の効果】以上説明したように、この発明のシフト
レジスタでは、ラッチ部を駆動するクロックの位相をシ
フト部を駆動するクロックの位相より早くし、かつシフ
ト部のトランスミッションゲ−トのオン時抵抗をラッチ
部のトランスミッションゲ−トのオン時抵抗より大きく
設定したので、シフト部駆動用の２つのクロックのレベ
ルが共にＨ、または共にＬにある期間が長くなっても、
シフト部トランスミッションゲ−トの切換わり時には常
にラッチ部のデータが優先し、レーシング現象が発生し
ないという効果がある。
レジスタでは、ラッチ部を駆動するクロックの位相をシ
フト部を駆動するクロックの位相より早くし、かつシフ
ト部のトランスミッションゲ−トのオン時抵抗をラッチ
部のトランスミッションゲ−トのオン時抵抗より大きく
設定したので、シフト部駆動用の２つのクロックのレベ
ルが共にＨ、または共にＬにある期間が長くなっても、
シフト部トランスミッションゲ−トの切換わり時には常
にラッチ部のデータが優先し、レーシング現象が発生し
ないという効果がある。
【図１】Ａはこの発明のシフトレジスタの一実施例構成
を示す図である。Ｂはこの発明のシフトレジスタの駆動
用クロックを示す波形図である。ＣはＢの駆動用クロッ
ク発生回路の一例構成を示す図である。
を示す図である。Ｂはこの発明のシフトレジスタの駆動
用クロックを示す波形図である。ＣはＢの駆動用クロッ
ク発生回路の一例構成を示す図である。
【図２】Ａはこの発明のシフトレジスタの第２の実施例
構成を示す図である。Ｂはこの第２の実施例において使
用される駆動用クロックの波形図である。ＣはＢの駆動
用クロックの発生回路の一例構成を示す図である。
構成を示す図である。Ｂはこの第２の実施例において使
用される駆動用クロックの波形図である。ＣはＢの駆動
用クロックの発生回路の一例構成を示す図である。
【図３】Ａは従来のシフトレジスタの構成を示す図であ
る。ＢはＡのシフトレジスタ駆動用のクロックを示す波
形図である。ＣはＢの駆動用クロックの発生回路の一例
構成を示す図である。
る。ＢはＡのシフトレジスタ駆動用のクロックを示す波
形図である。ＣはＢの駆動用クロックの発生回路の一例
構成を示す図である。
【符号の説明】
Ｓ１ シフト部
Ｓ２ シフト部
Ｌ１ ラッチ部
Ｌ２ ラッチ部
１０ ＣＭＯＳトランスミッションゲ−ト１２
ＣＭＯＳトランスミッションゲ−ト１４
ＣＭＯＳトランスミッションゲ−ト１６ ＣＭＯ
Ｓトランスミッションゲ−ト２０ インバータ ２２ インバータ ２４ インバータ ２６ インバータ ３０ クロック発振器 ＣＬＫ クロック ＣＬＫＢ クロック ＣＬＫＢ１ クロック ＣＬＫ１ クロック
ＣＭＯＳトランスミッションゲ−ト１４
ＣＭＯＳトランスミッションゲ−ト１６ ＣＭＯ
Ｓトランスミッションゲ−ト２０ インバータ ２２ インバータ ２４ インバータ ２６ インバータ ３０ クロック発振器 ＣＬＫ クロック ＣＬＫＢ クロック ＣＬＫＢ１ クロック ＣＬＫ１ クロック
Claims (2)
- 【請求項１】 ＣＭＯＳトランスミッションゲ−トか
ら成るシフト部と、２個のインバータの直列接続体およ
びこの直列接続体に並列接続されたＣＭＯＳトランスミ
ッションゲ−トから成るラッチ部とで構成されたシフト
レジスタであって、上記ラッチ部が上記シフト部よりも
先に駆動されるように上記ラッチ部駆動用およびシフト
部駆動用クロックの位相関係を定め、また上記シフト部
のＣＭＯＳトランスミッションゲ−トのオン時の抵抗を
ラッチ部のＣＭＯＳトランスミッションゲ−トのオン時
の抵抗よりも大きく設定したことを特徴とするシフトレ
ジスタ。 - 【請求項２】 ＣＭＯＳトランスミッションゲ−トか
ら成るシフト部と、２個のインバータの直列接続体およ
びこの直列接続体に並列接続されたＣＭＯＳトランスミ
ッションゲ−トから成るラッチ部とで構成され、上記各
ＣＭＯＳトランスミッションゲ−トが、インバータを含
む回路から得られる互いに逆相のクロックにより駆動さ
れる形式のシフトレジスタであって、上記ラッチ部のＣ
ＭＯＳトランスミッションゲ−トを駆動するクロックの
位相を上記シフト部のＣＭＯＳトランスミッションゲ−
トを駆動するクロックの位相よりも早くし、また上記シ
フト部のＣＭＯＳトランスミッションゲ−トのオン時の
抵抗をラッチ部のＣＭＯＳトランスミッションゲ−トの
オン時の抵抗よりも大きく設定したことを特徴とするシ
フトレジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401133A JPH04214299A (ja) | 1990-12-10 | 1990-12-10 | シフトレジスタ |
| US07/797,214 US5202908A (en) | 1990-12-10 | 1991-11-25 | Shift register |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401133A JPH04214299A (ja) | 1990-12-10 | 1990-12-10 | シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04214299A true JPH04214299A (ja) | 1992-08-05 |
Family
ID=18510985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2401133A Pending JPH04214299A (ja) | 1990-12-10 | 1990-12-10 | シフトレジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5202908A (ja) |
| JP (1) | JPH04214299A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065091A (ja) * | 1992-06-23 | 1994-01-14 | Mitsubishi Electric Corp | 半導体装置 |
| GB2290895A (en) * | 1995-04-10 | 1996-01-10 | Memory Corp Plc | Shift register with comparator |
| FR2739967B1 (fr) * | 1995-10-16 | 1997-11-14 | Sgs Thomson Microelectronics | Procede d'initialisaiton d'un registre a decalage et registre associe |
| JPH09163244A (ja) * | 1995-12-05 | 1997-06-20 | Olympus Optical Co Ltd | 固体撮像装置 |
| US6292041B1 (en) * | 2000-02-16 | 2001-09-18 | Hewlett Packard Company | Circuit and method for limiting subthreshold leakage |
| US8046655B2 (en) * | 2005-05-18 | 2011-10-25 | Stmicroelectronics Pvt. Ltd. | Area efficient memory architecture with decoder self test and debug capability |
| TW200828001A (en) * | 2006-12-25 | 2008-07-01 | Realtek Semiconductor Corp | Reset circuit and the associated method |
| KR101512336B1 (ko) * | 2008-12-29 | 2015-04-15 | 삼성디스플레이 주식회사 | 게이트 구동회로 및 이를 구비한 표시 장치 |
| US8363018B2 (en) * | 2009-03-19 | 2013-01-29 | Au Optronics Corporation | Integrated touch panel and method for making same |
| CN104537996A (zh) * | 2014-12-30 | 2015-04-22 | 深圳市华星光电技术有限公司 | 与非门锁存的驱动电路以及与非门锁存的移位寄存器 |
| US11632102B2 (en) * | 2021-01-28 | 2023-04-18 | Taiwan Semiconductor Manufacturing Company, Ltd | Low-power flip-flop architecture with high-speed transmission gates |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5764394A (en) * | 1980-10-01 | 1982-04-19 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691431B2 (ja) * | 1987-03-02 | 1994-11-14 | 沖電気工業株式会社 | フリツプフロツプ回路用クロツク制御回路 |
| US5008905A (en) * | 1988-06-20 | 1991-04-16 | Hughes Aircraft Company | Universal shift register employing a matrix of transmission gates |
| KR950009681B1 (ko) * | 1988-06-30 | 1995-08-26 | 금성일렉트론주식회사 | 순서 선택 우선의 임의/순서 선택회로 |
| US5015875A (en) * | 1989-12-01 | 1991-05-14 | Motorola, Inc. | Toggle-free scan flip-flop |
-
1990
- 1990-12-10 JP JP2401133A patent/JPH04214299A/ja active Pending
-
1991
- 1991-11-25 US US07/797,214 patent/US5202908A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5764394A (en) * | 1980-10-01 | 1982-04-19 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5202908A (en) | 1993-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3732022B2 (ja) | Ｄフリップフロップ | |
| JPS6216478B2 (ja) | ||
| EP1166443A2 (en) | Single rail domino logic for four-phase clocking scheme | |
| JPH04214299A (ja) | シフトレジスタ | |
| JP2000059185A (ja) | 同期遅延回路 | |
| JPS6310612B2 (ja) | ||
| JPH10190416A (ja) | フリップフロップ回路 | |
| JPH09312553A (ja) | 論理回路 | |
| JP2004064557A (ja) | フリップフロップ回路およびシフトレジスタ | |
| JPH0573268A (ja) | 加算器 | |
| JPH07107122A (ja) | デジタル信号伝送回路 | |
| JPH10242820A (ja) | 集積回路用の非重複クロック信号発生回路および方法 | |
| JP5878936B2 (ja) | シフトレジスタ及び択一型シフトレジスタ | |
| JPH10335992A (ja) | 半導体集積回路装置 | |
| JPH07249968A (ja) | フリップフロップ回路及びそれを用いたシフトレジスタ回路 | |
| US4259595A (en) | Clocking system for MOS transistor logic circuit | |
| JPH0749680Y2 (ja) | シフトレジスタの駆動回路 | |
| JP2569750B2 (ja) | 同期型ドライバ回路 | |
| JPS5834982B2 (ja) | クロツクドライバ−回路 | |
| JP2575834B2 (ja) | フリップフロップ回路 | |
| JP3012276B2 (ja) | 出力回路 | |
| JPH0212412B2 (ja) | ||
| JP2690604B2 (ja) | 半導体集積回路 | |
| JPH08274594A (ja) | フリップフロップ回路 | |
| JPH0374417B2 (ja) |