JPH0573268A - 加算器 - Google Patents
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- JPH0573268A JPH0573268A JP3231520A JP23152091A JPH0573268A JP H0573268 A JPH0573268 A JP H0573268A JP 3231520 A JP3231520 A JP 3231520A JP 23152091 A JP23152091 A JP 23152091A JP H0573268 A JPH0573268 A JP H0573268A
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- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
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Abstract
(57)【要約】
【目的】マンチェスター型加算器を用いた加算器におい
て、ダイナミック型加算器と同等の演算速度を確保し、
スタティック型加算器のようにクロックの１サイクル間
に演算を行い、システム的に動作周波数を向上させる。 【構成】マンチェスター型加算器と、このマンチェスタ
ー型加算器で演算を行う毎に演算直前にある特定のデー
タが入力されることにより加算器を初期化するための初
期化信号を出力する初期化信号出力回路２１、２２とを
具備することを特徴とする。
て、ダイナミック型加算器と同等の演算速度を確保し、
スタティック型加算器のようにクロックの１サイクル間
に演算を行い、システム的に動作周波数を向上させる。 【構成】マンチェスター型加算器と、このマンチェスタ
ー型加算器で演算を行う毎に演算直前にある特定のデー
タが入力されることにより加算器を初期化するための初
期化信号を出力する初期化信号出力回路２１、２２とを
具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサな
どにおいて高速演算を必要とする場合に用いられる加算
器に係り、特にマンチェスター型加算器を用いた加算器
に関する。
どにおいて高速演算を必要とする場合に用いられる加算
器に係り、特にマンチェスター型加算器を用いた加算器
に関する。
【０００２】
【従来の技術】図５は、高速演算を必要とするマイクロ
プロセッサに設けられる加算器の一例として３ビット加
算器を示すブロック図である。
プロセッサに設けられる加算器の一例として３ビット加
算器を示すブロック図である。
【０００３】ここで、１１は３ビットの第１の加算入力
データａが入力する第１のレジスタ、１２は３ビットの
第２の加算入力データｂが入力する第２のレジスタ、１
３は第１のレジスタ１１のデータｆおよび第２のレジス
タ１２のデータｇが入力するＡＬＵ（算術論理演算ユニ
ット）であり、マンチェスター型の加算器が用いられて
いる。１４はＡＬＵ１３の出力データｈが入力する第３
のレジスタである。さらに、１５はクロック信号ＣＬＫ
および演算指令制御信号ｃが入力する二入力のアンド回
路であり、その出力は前記第１のレジスタ１１および第
２のレジスタ１２に入力する。そして、ｄは下位からの
キャリー入力、ｅは上位へのキャリー出力である。
データａが入力する第１のレジスタ、１２は３ビットの
第２の加算入力データｂが入力する第２のレジスタ、１
３は第１のレジスタ１１のデータｆおよび第２のレジス
タ１２のデータｇが入力するＡＬＵ（算術論理演算ユニ
ット）であり、マンチェスター型の加算器が用いられて
いる。１４はＡＬＵ１３の出力データｈが入力する第３
のレジスタである。さらに、１５はクロック信号ＣＬＫ
および演算指令制御信号ｃが入力する二入力のアンド回
路であり、その出力は前記第１のレジスタ１１および第
２のレジスタ１２に入力する。そして、ｄは下位からの
キャリー入力、ｅは上位へのキャリー出力である。
【０００４】図６は、図５の３ビット加算器におけるス
タティック型加算動作の一例を示すタイミング波形図で
ある。ｔａは演算指令制御信号生成用のデコード時間、
ｔｂは演算実行時間、ｔｃは演算結果格納用レジスタの
セットアップ時間である。
タティック型加算動作の一例を示すタイミング波形図で
ある。ｔａは演算指令制御信号生成用のデコード時間、
ｔｂは演算実行時間、ｔｃは演算結果格納用レジスタの
セットアップ時間である。
【０００５】即ち、加算命令コード信号がデコードされ
ることにより発生する演算指令制御信号ｃがアクティブ
になり、かつ、クロック信号ＣＬＫが立上ることによ
り、３ビットデータｆおよびｇがＡＬＵ１３に入力す
る。この場合、加算命令コード信号をデコードする時間
ｔａ以降の時間ｔｂで実際の加算動作が行われる。但
し、加算後の結果を第３のレジスタ１４に格納する必要
があり、この格納時間ｔｃを含めたｔａ＋ｔｂ＋ｔｃ
が、加算器が演算を開始してその結果を演算結果格納用
レジスタに格納するまでの実際の実行時間となる。図７
は、マンチェスター型のスタティック型の３ビット加算
器を示す回路図である。
ることにより発生する演算指令制御信号ｃがアクティブ
になり、かつ、クロック信号ＣＬＫが立上ることによ
り、３ビットデータｆおよびｇがＡＬＵ１３に入力す
る。この場合、加算命令コード信号をデコードする時間
ｔａ以降の時間ｔｂで実際の加算動作が行われる。但
し、加算後の結果を第３のレジスタ１４に格納する必要
があり、この格納時間ｔｃを含めたｔａ＋ｔｂ＋ｔｃ
が、加算器が演算を開始してその結果を演算結果格納用
レジスタに格納するまでの実際の実行時間となる。図７
は、マンチェスター型のスタティック型の３ビット加算
器を示す回路図である。
【０００６】このマンチェスター型のスタティック型の
３ビット加算器は、２つの加算入力データ（ｆ0 〜ｆ2
）、（ｇ0 〜ｇ2 ）のそれぞれ対応する位のビットデ
ータが入力する３個の加算回路７０の各キャリーライン
７１をバストランジスタ（本例ではＣＭＯＳトランスフ
ァゲート７２）を介してシリアルに接続したものであ
る。
３ビット加算器は、２つの加算入力データ（ｆ0 〜ｆ2
）、（ｇ0 〜ｇ2 ）のそれぞれ対応する位のビットデ
ータが入力する３個の加算回路７０の各キャリーライン
７１をバストランジスタ（本例ではＣＭＯＳトランスフ
ァゲート７２）を介してシリアルに接続したものであ
る。
【０００７】図７中の各加算回路７０において、７３は
二入力のナンド回路、７４は二入力のノア回路、７５は
排他的ノア回路、７６は排他的オア回路、７７はインバ
ータ回路、７８は電源電位（Ｖcc）ノードとキャリーラ
イン７１との間にソース・ドレイン間が接続され、ゲー
トに前記ナンド回路７３の出力ノードが接続されたＰチ
ャネルトランジスタ、７９はキャリーライン７１と接地
電位（Ｖss）ノードとの間にドレイン・ソース間が接続
され、ゲートに前記ノア回路７４の出力ノードが接続さ
れたＮチャネルトランジスタである。
二入力のナンド回路、７４は二入力のノア回路、７５は
排他的ノア回路、７６は排他的オア回路、７７はインバ
ータ回路、７８は電源電位（Ｖcc）ノードとキャリーラ
イン７１との間にソース・ドレイン間が接続され、ゲー
トに前記ナンド回路７３の出力ノードが接続されたＰチ
ャネルトランジスタ、７９はキャリーライン７１と接地
電位（Ｖss）ノードとの間にドレイン・ソース間が接続
され、ゲートに前記ノア回路７４の出力ノードが接続さ
れたＮチャネルトランジスタである。
【０００８】次に、図７の３ビット加算器の動作を説明
する。ある位のビットデータが入力する加算回路７０に
おいて、１ビット分の入力データとして（“０”、
“０”）が入力した場合、ノア回路７４の出力は“１”
になり、このノア回路７４の出力が接続されているＮチ
ャネルトランジスタ７９がオンになり、下位からのキャ
リーに依存せずにキャリーライン７１に“０”が出力す
る。上記とは逆に、上記１ビット分の入力データとして
（“１”、“１”）が入力した場合、ナンド回路７３の
出力は“０”になり、このナンド回路７３の出力が接続
されているＰチャネルトランジスタ７８がオンになり、
下位からのキャリーに関係なくキャリーライン７１に
“１”が出力し、上位側に伝搬される。これに対して、
上記１ビット分の入力データとして（“０”、“１”）
または（“１”、“０”）が入力した場合、ノア回路７
４の出力は“０”になり、ナンド回路７３の出力は
“１”になり、ノア回路７４の出力が接続されているＮ
チャネルトランジスタ７９がオフになると共にナンド回
路７３の出力が接続されているＰチャネルトランジスタ
７８がオフになる。この時、排他的ノア回路７５の出力
は“０”になり、ＣＭＯＳトランスファゲート７２がオ
ンになり、下位からのキャリーがそのまま上位側に伝搬
される（即ち、下位からのキャリーに依存する）。
する。ある位のビットデータが入力する加算回路７０に
おいて、１ビット分の入力データとして（“０”、
“０”）が入力した場合、ノア回路７４の出力は“１”
になり、このノア回路７４の出力が接続されているＮチ
ャネルトランジスタ７９がオンになり、下位からのキャ
リーに依存せずにキャリーライン７１に“０”が出力す
る。上記とは逆に、上記１ビット分の入力データとして
（“１”、“１”）が入力した場合、ナンド回路７３の
出力は“０”になり、このナンド回路７３の出力が接続
されているＰチャネルトランジスタ７８がオンになり、
下位からのキャリーに関係なくキャリーライン７１に
“１”が出力し、上位側に伝搬される。これに対して、
上記１ビット分の入力データとして（“０”、“１”）
または（“１”、“０”）が入力した場合、ノア回路７
４の出力は“０”になり、ナンド回路７３の出力は
“１”になり、ノア回路７４の出力が接続されているＮ
チャネルトランジスタ７９がオフになると共にナンド回
路７３の出力が接続されているＰチャネルトランジスタ
７８がオフになる。この時、排他的ノア回路７５の出力
は“０”になり、ＣＭＯＳトランスファゲート７２がオ
ンになり、下位からのキャリーがそのまま上位側に伝搬
される（即ち、下位からのキャリーに依存する）。
【０００９】上記したようにマンチェスター型のスタテ
ィック型の加算器は、各加算回路７０の入力データとし
てそれぞれ（“０”、“１”）または（“１”、
“０”）が入力した際、“０”または“１”のキャリー
伝搬が発生するので、全てのビットの演算結果が下位か
らのキャリーに依存した場合に演算速度が最悪になる。
また、入力データの数はビット数の２乗の組合わせがあ
り、キャリー伝搬は“０”または“１”の両方が考えら
れるが、どちらのキャリーも高速に伝搬する必要があ
る。
ィック型の加算器は、各加算回路７０の入力データとし
てそれぞれ（“０”、“１”）または（“１”、
“０”）が入力した際、“０”または“１”のキャリー
伝搬が発生するので、全てのビットの演算結果が下位か
らのキャリーに依存した場合に演算速度が最悪になる。
また、入力データの数はビット数の２乗の組合わせがあ
り、キャリー伝搬は“０”または“１”の両方が考えら
れるが、どちらのキャリーも高速に伝搬する必要があ
る。
【００１０】この改善策として、キャリー伝搬を“０”
または“１”のうちの１種類だけとし、この１種類のキ
ャリー伝搬を高速化するように対策することにより加算
器の動作速度を向上させるようにしたダイナミック型加
算器が考えられる。
または“１”のうちの１種類だけとし、この１種類のキ
ャリー伝搬を高速化するように対策することにより加算
器の動作速度を向上させるようにしたダイナミック型加
算器が考えられる。
【００１１】図８は、マンチェスター型加算器のキャリ
ー伝搬を“０”だけとするように、キャリーライン７１
をＶcc電位にプリチャージするようにしたダイナミック
型加算器を示す回路図である。ここで、８０はＶccノー
ドとキャリーライン７１との間にソース・ドレイン間が
接続され、ゲートに反転クロック信号／ＣＬＫが与えら
れるプリチャージ用のＰチャネルトランジスタである。
ー伝搬を“０”だけとするように、キャリーライン７１
をＶcc電位にプリチャージするようにしたダイナミック
型加算器を示す回路図である。ここで、８０はＶccノー
ドとキャリーライン７１との間にソース・ドレイン間が
接続され、ゲートに反転クロック信号／ＣＬＫが与えら
れるプリチャージ用のＰチャネルトランジスタである。
【００１２】このダイナミック型加算器は、クロック信
号ＣＬＫの周期の前半をプリチャージ時間としており、
実際に加算を行う加算器の演算時間ｂの許される範囲が
クロック信号ＣＬＫの周期の後半だけとなり、加算器の
動作速度が向上しても、システム的に考えた場合には動
作周波数の向上にはつながらず、システムとしての性能
向上は望めない。
号ＣＬＫの周期の前半をプリチャージ時間としており、
実際に加算を行う加算器の演算時間ｂの許される範囲が
クロック信号ＣＬＫの周期の後半だけとなり、加算器の
動作速度が向上しても、システム的に考えた場合には動
作周波数の向上にはつながらず、システムとしての性能
向上は望めない。
【００１３】さらに、ダイナミック型加算器の場合に
は、キャリーライン７１をプリチャージするための回路
（Ｐチャネルトランジスタ８０）を付加しなければなら
ない。その結果、キャリーライン７１の負荷が大きくな
り、キャリー伝搬の高速化の妨げとなる。さらに、プリ
チャージを行うには、入力データを（“０”、“１”）
または（“１”、“０”）のように全てのビットの全加
算器が下位からのキャリーに依存した状態にしなくては
ならず、そのためにハードウェアの付加が必要であり、
半導体チップ上のパターン面積が増加するという問題が
ある。
は、キャリーライン７１をプリチャージするための回路
（Ｐチャネルトランジスタ８０）を付加しなければなら
ない。その結果、キャリーライン７１の負荷が大きくな
り、キャリー伝搬の高速化の妨げとなる。さらに、プリ
チャージを行うには、入力データを（“０”、“１”）
または（“１”、“０”）のように全てのビットの全加
算器が下位からのキャリーに依存した状態にしなくては
ならず、そのためにハードウェアの付加が必要であり、
半導体チップ上のパターン面積が増加するという問題が
ある。
【００１４】
【発明が解決しようとする課題】上記したように従来の
加算器は、スタティック型のものはキャリー伝搬速度が
遅く、ダイナミック型のものは加算器の動作速度を向上
できるがシステム的に動作周波数を向上できないという
問題があった。
加算器は、スタティック型のものはキャリー伝搬速度が
遅く、ダイナミック型のものは加算器の動作速度を向上
できるがシステム的に動作周波数を向上できないという
問題があった。
【００１５】本発明は上記の問題点を解決すべくなされ
たもので、ダイナミック型加算器と同等の演算速度が得
られ、スタティック型加算器のようにクロックの１サイ
クル間に演算が可能になり、システム的に動作周波数を
向上させ得る加算器を提供することを目的とする。
たもので、ダイナミック型加算器と同等の演算速度が得
られ、スタティック型加算器のようにクロックの１サイ
クル間に演算が可能になり、システム的に動作周波数を
向上させ得る加算器を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明は、２つの加算入
力データのそれぞれ対応する位のビットデータが入力す
る複数個の加算回路の各キャリーラインをシリアルに接
続したマンチェスター型加算器と、このマンチェスター
型加算器で演算を行う毎に演算直前にある特定のデータ
が入力されることにより前記各加算回路を初期化するた
めの初期化信号を出力する初期化信号出力回路とを具備
することを特徴とする。
力データのそれぞれ対応する位のビットデータが入力す
る複数個の加算回路の各キャリーラインをシリアルに接
続したマンチェスター型加算器と、このマンチェスター
型加算器で演算を行う毎に演算直前にある特定のデータ
が入力されることにより前記各加算回路を初期化するた
めの初期化信号を出力する初期化信号出力回路とを具備
することを特徴とする。
【００１７】
【作用】マンチェスター型加算器が演算を行う毎に、演
算直前に初期化信号出力回路により初期化されるので、
スタティック型加算器のようにクロックの１サイクル間
に演算が可能になり、システム的に動作周波数を向上さ
せることが可能になる。しかも、キャリー伝搬が１種類
だけで済むので、この１種類のキャリー伝搬を高速化す
るように構成することにより、加算器の動作速度を向上
させることが可能になり、ダイナミック型加算器と同等
の演算速度が得られる。
算直前に初期化信号出力回路により初期化されるので、
スタティック型加算器のようにクロックの１サイクル間
に演算が可能になり、システム的に動作周波数を向上さ
せることが可能になる。しかも、キャリー伝搬が１種類
だけで済むので、この１種類のキャリー伝搬を高速化す
るように構成することにより、加算器の動作速度を向上
させることが可能になり、ダイナミック型加算器と同等
の演算速度が得られる。
【００１８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例として、高速演
算を必要とするマイクロプロセッサに設けられる加算器
の一例として３ビット加算器を示すブロック図である。
に説明する。図１は、本発明の一実施例として、高速演
算を必要とするマイクロプロセッサに設けられる加算器
の一例として３ビット加算器を示すブロック図である。
【００１９】１１は３ビットの第１の加算入力データａ
が入力する第１のレジスタ、１２は３ビットの第２の加
算入力データｂが入力する第２のレジスタ、２１および
２２はクロック信号ＣＬＫ入力に基ずいて初期化信号を
出力する第１の初期化信号出力回路および第２の初期化
信号出力回路である。２３は第１のレジスタ１１からの
データｆおよび第１の初期化信号出力回路２１からの初
期化信号ｉ1 が入力し、この初期化信号ｉ1 が入力する
時はこれを選択して出力し、それ以外の時は前記第１の
レジスタ１１からのデータｆを選択して出力する第１の
選択回路である。２４は第２のレジスタ１２からのデー
タｇおよび第２の初期化信号出力回路２２からの初期化
信号ｉ2 が入力し、この初期化信号ｉ2 が入力する時は
これを選択して出力し、それ以外の時は前記第２のレジ
スタ１２からのデータｇを選択して出力する第２の選択
回路である。これらの第１の選択回路２３および第２の
選択回路２４は、それぞれ例えば二入力のオア回路から
なる。１３は第１の選択回路２３からのデータｊおよび
第２の選択回路２４からのデータｋが入力するＡＬＵで
あり、図７に示したようなマンチェスター型加算器が用
いられている。１４はＡＬＵ１３の出力データｈが入力
する第３のレジスタ（演算結果格納用レジスタ）であ
る。さらに、１５はクロック信号ＣＬＫおよび演算指令
制御信号ｃが入力する二入力のアンド回路であり、その
出力は前記第１のレジスタ１１および第２のレジスタ１
２に入力する。そして、ｄは下位からのキャリー入力、
ｅは上位へのキャリー出力である。
が入力する第１のレジスタ、１２は３ビットの第２の加
算入力データｂが入力する第２のレジスタ、２１および
２２はクロック信号ＣＬＫ入力に基ずいて初期化信号を
出力する第１の初期化信号出力回路および第２の初期化
信号出力回路である。２３は第１のレジスタ１１からの
データｆおよび第１の初期化信号出力回路２１からの初
期化信号ｉ1 が入力し、この初期化信号ｉ1 が入力する
時はこれを選択して出力し、それ以外の時は前記第１の
レジスタ１１からのデータｆを選択して出力する第１の
選択回路である。２４は第２のレジスタ１２からのデー
タｇおよび第２の初期化信号出力回路２２からの初期化
信号ｉ2 が入力し、この初期化信号ｉ2 が入力する時は
これを選択して出力し、それ以外の時は前記第２のレジ
スタ１２からのデータｇを選択して出力する第２の選択
回路である。これらの第１の選択回路２３および第２の
選択回路２４は、それぞれ例えば二入力のオア回路から
なる。１３は第１の選択回路２３からのデータｊおよび
第２の選択回路２４からのデータｋが入力するＡＬＵで
あり、図７に示したようなマンチェスター型加算器が用
いられている。１４はＡＬＵ１３の出力データｈが入力
する第３のレジスタ（演算結果格納用レジスタ）であ
る。さらに、１５はクロック信号ＣＬＫおよび演算指令
制御信号ｃが入力する二入力のアンド回路であり、その
出力は前記第１のレジスタ１１および第２のレジスタ１
２に入力する。そして、ｄは下位からのキャリー入力、
ｅは上位へのキャリー出力である。
【００２０】図２は、図１中の２個の初期化信号出力回
路２１、２２のうちの一方を代表的に取り出してその一
例を示す回路図である。３０…は３ビットデータにそれ
ぞれ対応して設けられたビット初期化回路である。この
ビット初期化回路３０において、３１はクロック信号Ｃ
ＬＫが入力する遅延素子であり、抵抗および容量、ある
いは、チェーン接続されたインバータなどにより構成さ
れており、遅延時間ｔａを有する。３２は上記遅延素子
３１の出力を反転するインバータであり、３３は上記イ
ンバータ３２の出力と前記クロック信号ＣＬＫが入力す
る二入力のアンド回路である。また、図１中の２個の選
択回路２３、２４は例えばそれぞれ３個のオア回路によ
って構成されている。
路２１、２２のうちの一方を代表的に取り出してその一
例を示す回路図である。３０…は３ビットデータにそれ
ぞれ対応して設けられたビット初期化回路である。この
ビット初期化回路３０において、３１はクロック信号Ｃ
ＬＫが入力する遅延素子であり、抵抗および容量、ある
いは、チェーン接続されたインバータなどにより構成さ
れており、遅延時間ｔａを有する。３２は上記遅延素子
３１の出力を反転するインバータであり、３３は上記イ
ンバータ３２の出力と前記クロック信号ＣＬＫが入力す
る二入力のアンド回路である。また、図１中の２個の選
択回路２３、２４は例えばそれぞれ３個のオア回路によ
って構成されている。
【００２１】図３は、図１の３ビット加算器における動
作例を示すタイミング波形図である。ｔａは演算指令制
御信号生成用のデコード時間、ｔｂは演算実行時間、ｔ
ｃは演算結果格納用レジスタのセットアップ時間であ
る。
作例を示すタイミング波形図である。ｔａは演算指令制
御信号生成用のデコード時間、ｔｂは演算実行時間、ｔ
ｃは演算結果格納用レジスタのセットアップ時間であ
る。
【００２２】即ち、クロック信号ＣＬＫの立上りから加
算命令コード信号のデコードを開始することにより演算
指令制御信号ｃがアクティブになり、クロック信号ＣＬ
Ｋの立上りから加算器の動作が開始するまでにデコード
時間ｔａが必要である。この間に、ビット初期化回路３
０においては、クロック信号ＣＬＫが入力してから遅延
時間ｔａ後に遅延素子３１から反転された遅延クロック
信号が出力し、この遅延クロック信号がインバータ３２
で反転されることにより得られる信号ＣＬＫ´と前記ク
ロック信号ＣＬＫ入力とがアンド回路３３に入力するこ
とによりワンショットパルス信号ｍが発生する。これに
より、第１の選択回路２３の３ビット出力ｊおよび第２
の選択回路２４の３ビット出力ｋは、３ビットデータ入
力ｆおよびｇの値に関係なく全て“１”になり、ＡＬＵ
１３のマンチェスター型加算器に初期化のためのダミー
入力データとして入力する。これにより、加算器のキャ
リーラインが“１”の状態に初期化される。
算命令コード信号のデコードを開始することにより演算
指令制御信号ｃがアクティブになり、クロック信号ＣＬ
Ｋの立上りから加算器の動作が開始するまでにデコード
時間ｔａが必要である。この間に、ビット初期化回路３
０においては、クロック信号ＣＬＫが入力してから遅延
時間ｔａ後に遅延素子３１から反転された遅延クロック
信号が出力し、この遅延クロック信号がインバータ３２
で反転されることにより得られる信号ＣＬＫ´と前記ク
ロック信号ＣＬＫ入力とがアンド回路３３に入力するこ
とによりワンショットパルス信号ｍが発生する。これに
より、第１の選択回路２３の３ビット出力ｊおよび第２
の選択回路２４の３ビット出力ｋは、３ビットデータ入
力ｆおよびｇの値に関係なく全て“１”になり、ＡＬＵ
１３のマンチェスター型加算器に初期化のためのダミー
入力データとして入力する。これにより、加算器のキャ
リーラインが“１”の状態に初期化される。
【００２３】上記ワンショットパルス信号ｍの発生が終
了した後は、第１の選択回路２３および第２の選択回路
２４は、実際に加算すべき３ビットデータ入力ｆおよび
ｇを選択してマンチェスター型加算器に入力するので、
加算が行われるようになる。この場合、キャリー伝搬は
“０”だけとなる。即ち、図７に示したマンチェスター
型加算器のある位の加算回路７０において、１ビット分
の入力データとして（“０”、“０”）が入力した場
合、ノア回路７４の出力は“１”になり、このノア回路
７４の出力が接続されているＮチャネルトランジスタ７
９がオンになり、下位からのキャリーに依存せずにキャ
リーライン７１に“０”が出力する。上記とは逆に、上
記１ビット分の入力データとして（“１”、“１”）が
入力した場合、ナンド回路７３の出力は“０”になり、
このナンド回路７３の出力が接続されているＰチャネル
トランジスタ７８がオンになり、下位からのキャリーに
関係なくキャリーライン７１に“１”が出力するが、キ
ャリーライン７１が“１”の状態に初期化されているの
で、上位側への伝搬は既に実行されていることになる。
これに対して、上記１ビット分の入力データとして
（“０”、“１”）または（“１”、“０”）が入力し
た場合、ノア回路７４の出力は“０”になり、ナンド回
路７３の出力は“１”になり、上記ノア回路７４の出力
が接続されているＮチャネルトランジスタ７９がオフに
なると共に上記ナンド回路７３の出力が接続されている
Ｐチャネルトランジスタ７８がオフになる。この時、排
他的ノア回路１５の出力は“０”になり、ＣＭＯＳトラ
ンスファゲート７２がオンになり、下位からのキャリー
がそのまま上位側に伝搬される（即ち、下位からのキャ
リーに依存する）が、上記したようにキャリー伝搬は
“０”だけとなる。
了した後は、第１の選択回路２３および第２の選択回路
２４は、実際に加算すべき３ビットデータ入力ｆおよび
ｇを選択してマンチェスター型加算器に入力するので、
加算が行われるようになる。この場合、キャリー伝搬は
“０”だけとなる。即ち、図７に示したマンチェスター
型加算器のある位の加算回路７０において、１ビット分
の入力データとして（“０”、“０”）が入力した場
合、ノア回路７４の出力は“１”になり、このノア回路
７４の出力が接続されているＮチャネルトランジスタ７
９がオンになり、下位からのキャリーに依存せずにキャ
リーライン７１に“０”が出力する。上記とは逆に、上
記１ビット分の入力データとして（“１”、“１”）が
入力した場合、ナンド回路７３の出力は“０”になり、
このナンド回路７３の出力が接続されているＰチャネル
トランジスタ７８がオンになり、下位からのキャリーに
関係なくキャリーライン７１に“１”が出力するが、キ
ャリーライン７１が“１”の状態に初期化されているの
で、上位側への伝搬は既に実行されていることになる。
これに対して、上記１ビット分の入力データとして
（“０”、“１”）または（“１”、“０”）が入力し
た場合、ノア回路７４の出力は“０”になり、ナンド回
路７３の出力は“１”になり、上記ノア回路７４の出力
が接続されているＮチャネルトランジスタ７９がオフに
なると共に上記ナンド回路７３の出力が接続されている
Ｐチャネルトランジスタ７８がオフになる。この時、排
他的ノア回路１５の出力は“０”になり、ＣＭＯＳトラ
ンスファゲート７２がオンになり、下位からのキャリー
がそのまま上位側に伝搬される（即ち、下位からのキャ
リーに依存する）が、上記したようにキャリー伝搬は
“０”だけとなる。
【００２４】上記したように本実施例の加算器によれ
ば、マンチェスター型加算器が演算を行う毎に、演算直
前に初期化信号出力回路２１、２２から各加算回路７０
にそれぞれ“１”が入力して初期化されるので、スタテ
ィック型加算器のようにクロック信号ＣＬＫの１サイク
ル間に演算が可能になり、システム的に動作周波数を向
上させることが可能になる。
ば、マンチェスター型加算器が演算を行う毎に、演算直
前に初期化信号出力回路２１、２２から各加算回路７０
にそれぞれ“１”が入力して初期化されるので、スタテ
ィック型加算器のようにクロック信号ＣＬＫの１サイク
ル間に演算が可能になり、システム的に動作周波数を向
上させることが可能になる。
【００２５】しかも、キャリー伝搬が１種類だけ（本例
では“０”）で済むので、この１種類のキャリー伝搬を
高速化するように構成することにより、加算器の動作速
度を向上させることが可能になり、ダイナミック型加算
器と同等の演算速度が得られる。この１種類のキャリー
伝搬を高速化するためには、キャリーライン７１を駆動
するためにセンスインバータなどを使用すればよい。あ
るいは、例えば“０”のキャリー伝搬を高速化するため
には、前記ＣＭＯＳトランスファゲート７２のＮチャネ
ルトランジスタのディメンションを大きくするなどの対
策を施すようにすればよい。
では“０”）で済むので、この１種類のキャリー伝搬を
高速化するように構成することにより、加算器の動作速
度を向上させることが可能になり、ダイナミック型加算
器と同等の演算速度が得られる。この１種類のキャリー
伝搬を高速化するためには、キャリーライン７１を駆動
するためにセンスインバータなどを使用すればよい。あ
るいは、例えば“０”のキャリー伝搬を高速化するため
には、前記ＣＭＯＳトランスファゲート７２のＮチャネ
ルトランジスタのディメンションを大きくするなどの対
策を施すようにすればよい。
【００２６】なお、キャリー伝搬が１種類だけで済むの
で、キャリーライン７１のバストランジスタとして、前
記ＣＭＯＳトランスファゲート７２のようなＰチャネル
トランジスタおよびＮチャネルトランジスタの抱き合わ
せでなく、Ｎチャネルトランジスタだけ（キャリー伝搬
が“０”だけの場合）、あるいは、Ｐチャネルトランジ
スタだけ（キャリー伝搬が“１”だけの場合）を用いて
もよい。図９は上記ＣＭＯＳトランスファゲート７２の
代わりにＮチャネルトランジスタ８１だけを用いた構成
例を示すものである。図９のような加算器では使用素子
数を低減することができる。
で、キャリーライン７１のバストランジスタとして、前
記ＣＭＯＳトランスファゲート７２のようなＰチャネル
トランジスタおよびＮチャネルトランジスタの抱き合わ
せでなく、Ｎチャネルトランジスタだけ（キャリー伝搬
が“０”だけの場合）、あるいは、Ｐチャネルトランジ
スタだけ（キャリー伝搬が“１”だけの場合）を用いて
もよい。図９は上記ＣＭＯＳトランスファゲート７２の
代わりにＮチャネルトランジスタ８１だけを用いた構成
例を示すものである。図９のような加算器では使用素子
数を低減することができる。
【００２７】また、上記実施例の初期化信号出力回路２
１、２２は、特定のデータとして全て“１”あるいは
“０”が入力することにより初期化信号を出力する場合
を示したが、これに限らず、特定のデータとして
“１”、“０”の組合わせが入力することにより初期化
信号を出力するように構成を変更してもよい。
１、２２は、特定のデータとして全て“１”あるいは
“０”が入力することにより初期化信号を出力する場合
を示したが、これに限らず、特定のデータとして
“１”、“０”の組合わせが入力することにより初期化
信号を出力するように構成を変更してもよい。
【００２８】また、各桁が４ビットでバイナリーコード
化されている加算データ入力を加算する場合には、図４
に示すように、各桁に対応する４ビットマンチェスター
型加算器４０…のキャリーライン４１をシリアルに接続
すると共に各桁間に駆動回路（例えばインバータ回路）
４２を挿入するように構成し、下位桁の４ビットマンチ
ェスター型加算器４０に対応する初期化信号出力回路４
３には、特定のデータとして全て“１”を入力し、上位
桁の４ビットマンチェスター型加算器４０に対応する初
期化信号出力回路４４には、特定のデータとして全て
“０”を入力するようにしてもよい。
化されている加算データ入力を加算する場合には、図４
に示すように、各桁に対応する４ビットマンチェスター
型加算器４０…のキャリーライン４１をシリアルに接続
すると共に各桁間に駆動回路（例えばインバータ回路）
４２を挿入するように構成し、下位桁の４ビットマンチ
ェスター型加算器４０に対応する初期化信号出力回路４
３には、特定のデータとして全て“１”を入力し、上位
桁の４ビットマンチェスター型加算器４０に対応する初
期化信号出力回路４４には、特定のデータとして全て
“０”を入力するようにしてもよい。
【００２９】
【発明の効果】上述したように本発明の加算器によれ
ば、ダイナミック型加算器と同等の演算速度が得られ、
スタティック型加算器のようにクロックの１サイクル間
に演算が可能になり、システム的に動作周波数を向上さ
せることができるので、マイクロプロセッサのＡＬＵや
アドレス加算回路に用いて好適である。
ば、ダイナミック型加算器と同等の演算速度が得られ、
スタティック型加算器のようにクロックの１サイクル間
に演算が可能になり、システム的に動作周波数を向上さ
せることができるので、マイクロプロセッサのＡＬＵや
アドレス加算回路に用いて好適である。
【図１】本発明の第１実施例に係る３ビット加算器を示
すブロック図。
すブロック図。
【図２】図１中の初期化信号出力回路の一具体例を示す
回路図。
回路図。
【図３】図１の３ビット加算器の動作を示すタイミング
波形図。
波形図。
【図４】本発明の第２実施例に係る加算器を示す回路
図。
図。
【図５】マイクロプロセッサに設けられる３ビット加算
器を示すブロック図。
器を示すブロック図。
【図６】従来の３ビット加算器における加算動作の一例
を示すタイミング波形図。
を示すタイミング波形図。
【図７】マンチェスター型のスタティック型加算器の一
例を示す回路図。
例を示す回路図。
【図８】マンチェスター型のダイナミック型加算器の一
例を示す回路図。
例を示す回路図。
【図９】マンチェスター型のダイナミック型加算器の一
例を示す回路図。
例を示す回路図。
１１…第１のレジスタ、１２…第２のレジスタ、２１、
２２、４３、４４…初期化信号出力回路、１３…ＡＬ
Ｕ、１４…第３のレジスタ（演算結果格納用レジス
タ）、２３…第１の選択回路、２４…第２の選択回路、
３０…ビット初期化回路、３１…遅延素子、３２…イン
バータ、３３…アンド回路、４０…加算器、７０…加算
回路、４１、７１…キャリーライン、７２…バストラン
ジスタ（ＣＭＯＳトランスファゲート）、７３…ナンド
回路、７４…ノア回路、７５…排他的ノア回路、７６…
排他的オア回路、４２、７７…インバータ回路、７８…
Ｐチャネルトランジスタ、７９…Ｎチャネルトランジス
タ、ＣＬＫ…クロック信号、ａ…第１の加算入力デー
タ、ｂ…第２の加算入力データ、ｃ…演算指令制御信
号、ｄ…下位からのキャリー入力、ｅ…上位へのキャリ
ー出力、ｉ1 、ｉ2 …初期化信号。
２２、４３、４４…初期化信号出力回路、１３…ＡＬ
Ｕ、１４…第３のレジスタ（演算結果格納用レジス
タ）、２３…第１の選択回路、２４…第２の選択回路、
３０…ビット初期化回路、３１…遅延素子、３２…イン
バータ、３３…アンド回路、４０…加算器、７０…加算
回路、４１、７１…キャリーライン、７２…バストラン
ジスタ（ＣＭＯＳトランスファゲート）、７３…ナンド
回路、７４…ノア回路、７５…排他的ノア回路、７６…
排他的オア回路、４２、７７…インバータ回路、７８…
Ｐチャネルトランジスタ、７９…Ｎチャネルトランジス
タ、ＣＬＫ…クロック信号、ａ…第１の加算入力デー
タ、ｂ…第２の加算入力データ、ｃ…演算指令制御信
号、ｄ…下位からのキャリー入力、ｅ…上位へのキャリ
ー出力、ｉ1 、ｉ2 …初期化信号。
Claims (4)
- 【請求項１】 ２つの加算入力データのそれぞれ対応す
る位のビットデータが入力する複数個の加算回路の各キ
ャリーラインをシリアルに接続したマンチェスター型加
算器と、 このマンチェスター型加算器で演算を行う毎に演算直前
にある特定のデータが入力されることにより前記各加算
回路を初期化するための初期化信号を出力する初期化信
号出力回路とを具備することを特徴とする加算器。 - 【請求項２】 第１の加算入力データが入力する第１の
レジスタと、 第２の加算入力データが入力する第２のレジスタと、 クロック入力に基ずいて初期化信号を出力する第１の初
期化信号出力回路および第２の初期化信号出力回路と、 前記第１のレジスタからのデータおよび第１の初期化信
号出力回路からの初期化信号が入力し、この初期化信号
が入力する時はこれを選択して出力し、それ以外の時は
前記第１のレジスタからのデータを選択して出力する第
１の選択回路と、 前記第２のレジスタからのデータおよび第２の初期化信
号出力回路からの初期化信号が入力し、この初期化信号
が入力する時はこれを選択して出力し、それ以外の時は
前記第２のレジスタからのデータを選択して出力する第
２の選択回路と、 上記第１の選択回路からのデータおよび第２の選択回路
からのデータが入力するマンチェスター型加算器と、 このマンチェスター型加算器の出力データが入力する第
３のレジスタとを具備することを特徴とする加算器。 - 【請求項３】 請求項２記載の加算器において、前記第
１の初期化信号出力回路および第２の初期化信号出力回
路は、前記第１のレジスタおよび第２のレジスタからそ
れぞれ入力するビットデータに対応してビット初期化回
路が設けられており、このビット初期化回路は、前記ク
ロックが入力する遅延素子と、この遅延素子の出力と前
記クロックが入力する二入力の論理積回路とを有するこ
とを特徴とする加算器。 - 【請求項４】 マイクロプロセッサに設けられることを
特徴とする請求項１乃至３のいずれか１項に記載の加算
器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231520A JP2530070B2 (ja) | 1991-09-11 | 1991-09-11 | 加算器 |
| KR1019920016493A KR950000387B1 (ko) | 1991-09-11 | 1992-09-09 | 가산기 |
| US07/943,561 US5329477A (en) | 1991-09-11 | 1992-09-11 | Adder circuit having carry signal initializing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231520A JP2530070B2 (ja) | 1991-09-11 | 1991-09-11 | 加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0573268A true JPH0573268A (ja) | 1993-03-26 |
| JP2530070B2 JP2530070B2 (ja) | 1996-09-04 |
Family
ID=16924776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3231520A Expired - Fee Related JP2530070B2 (ja) | 1991-09-11 | 1991-09-11 | 加算器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5329477A (ja) |
| JP (1) | JP2530070B2 (ja) |
| KR (1) | KR950000387B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719803A (en) * | 1996-05-31 | 1998-02-17 | Hewlett-Packard Company | High speed addition using Ling's equations and dynamic CMOS logic |
| GB2317971B (en) * | 1996-10-02 | 2000-12-06 | Advanced Risc Mach Ltd | Digital adder circuit |
| US5881274A (en) * | 1997-07-25 | 1999-03-09 | International Business Machines Corporation | Method and apparatus for performing add and rotate as a single instruction within a processor |
| US6119141A (en) * | 1998-05-06 | 2000-09-12 | Integrated Device Technology, Inc. | Resistive decoupling of function selection signals from input multiplexers in arithmetic logical units ALU |
| KR100369999B1 (ko) * | 1999-01-30 | 2003-01-29 | 엘지전자 주식회사 | 직렬 데이터 평균 연산 장치 |
| US6826588B2 (en) | 1999-12-23 | 2004-11-30 | Intel Corporation | Method and apparatus for a fast comparison in redundant form arithmetic |
| US20040220993A1 (en) * | 2003-04-30 | 2004-11-04 | Intel Corporation | Low power adder |
| US20040220994A1 (en) * | 2003-04-30 | 2004-11-04 | Intel Corporation | Low power adder circuit utilizing both static and dynamic logic |
| JP2005011272A (ja) * | 2003-06-23 | 2005-01-13 | Oki Electric Ind Co Ltd | 演算回路 |
| US7406495B2 (en) * | 2003-12-17 | 2008-07-29 | International Business Machines Corporation | Adder structure with midcycle latch for power reduction |
| US8086657B2 (en) * | 2004-10-26 | 2011-12-27 | International Business Machines Corporation | Adder structure with midcycle latch for power reduction |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62111325A (ja) * | 1985-07-12 | 1987-05-22 | Mitsubishi Electric Corp | マンチェスタ型キャリィ伝搬回路 |
| US4899305A (en) * | 1988-06-15 | 1990-02-06 | National Semiconductor Corp. | Manchester carry adder circuit |
| DE59010655D1 (de) * | 1990-04-25 | 1997-04-03 | Itt Ind Gmbh Deutsche | Paralleladdierwerk |
-
1991
- 1991-09-11 JP JP3231520A patent/JP2530070B2/ja not_active Expired - Fee Related
-
1992
- 1992-09-09 KR KR1019920016493A patent/KR950000387B1/ko not_active IP Right Cessation
- 1992-09-11 US US07/943,561 patent/US5329477A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR950000387B1 (ko) | 1995-01-16 |
| JP2530070B2 (ja) | 1996-09-04 |
| US5329477A (en) | 1994-07-12 |
| KR930006539A (ko) | 1993-04-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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