JPH1116345A - カウンタ回路及びそれを用いた半導体メモリ装置 - Google Patents
カウンタ回路及びそれを用いた半導体メモリ装置Info
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- JPH1116345A JPH1116345A JP9166342A JP16634297A JPH1116345A JP H1116345 A JPH1116345 A JP H1116345A JP 9166342 A JP9166342 A JP 9166342A JP 16634297 A JP16634297 A JP 16634297A JP H1116345 A JPH1116345 A JP H1116345A
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Abstract
(57)【要約】
【課題】 カウンタ回路のレジスタとしてスタティック
型のレジスタを用いていたので、カウンタ回路の半導体
集積回路装置にしめる面積が大きいなどの課題があっ
た。 【解決手段】 カウンタ回路をフィードバックシフトレ
ジスタで構成し、ダイナミック型の回路を用いることに
より、トランジスタ数を削減し、カウンタ回路の半導体
メモリ装置にしめる面積を削減する。
型のレジスタを用いていたので、カウンタ回路の半導体
集積回路装置にしめる面積が大きいなどの課題があっ
た。 【解決手段】 カウンタ回路をフィードバックシフトレ
ジスタで構成し、ダイナミック型の回路を用いることに
より、トランジスタ数を削減し、カウンタ回路の半導体
メモリ装置にしめる面積を削減する。
Description
【０００１】
【発明の属する技術分野】この発明は、カウンタ回路及
びそれを用いた半導体メモリ装置に関するものである。
びそれを用いた半導体メモリ装置に関するものである。
【０００２】
【従来の技術】図１５は、従来の半導体メモリ装置にお
けるカウンタ回路の構成を示す回路図であり、リップル
カウンタで構成されている。なお、図には、５ビットの
リップルカウンタを示すものとする。図において、５１
は第１段のレジスタ、５２は第２段のレジスタ、５３は
第３段のレジスタ、５４は第４段のレジスタ、５５は第
５段のレジスタであり、各レジスタには、図１６に示す
ようなスタティック型のトグルレジスタが使用される。
けるカウンタ回路の構成を示す回路図であり、リップル
カウンタで構成されている。なお、図には、５ビットの
リップルカウンタを示すものとする。図において、５１
は第１段のレジスタ、５２は第２段のレジスタ、５３は
第３段のレジスタ、５４は第４段のレジスタ、５５は第
５段のレジスタであり、各レジスタには、図１６に示す
ようなスタティック型のトグルレジスタが使用される。
【０００３】図１５に示すように、第１段のレジスタ５
１の入力Ｔ、ＴＣには、クロック信号ＣＬＫ及び反転ク
ロック信号ＣＬＫＣがそれぞれ入力され、第１段のレジ
スタ５１の出力Ｑ、ＱＣは、第２段のレジスタ５２の入
力Ｔ、ＴＣにそれぞれ接続されている。以降のレジスタ
についても同様に、前段のレジスタの出力Ｑ、ＱＣは、
直後のレジスタの入力Ｔ、ＴＣに接続される。なお、図
１６に示すようなトグルレジスタにおいては、８つのＮ
ＭＯＳトランジスタと、８つのＰＭＯＳトランジスタと
が使用され、従って、従来のリップルカウンタ（５ビッ
ト）に要求されるトランジスタ数は、 ＮＭＯＳ：８×５＝４０ ＰＭＯＳ：８×５＝４０ となる。
１の入力Ｔ、ＴＣには、クロック信号ＣＬＫ及び反転ク
ロック信号ＣＬＫＣがそれぞれ入力され、第１段のレジ
スタ５１の出力Ｑ、ＱＣは、第２段のレジスタ５２の入
力Ｔ、ＴＣにそれぞれ接続されている。以降のレジスタ
についても同様に、前段のレジスタの出力Ｑ、ＱＣは、
直後のレジスタの入力Ｔ、ＴＣに接続される。なお、図
１６に示すようなトグルレジスタにおいては、８つのＮ
ＭＯＳトランジスタと、８つのＰＭＯＳトランジスタと
が使用され、従って、従来のリップルカウンタ（５ビッ
ト）に要求されるトランジスタ数は、 ＮＭＯＳ：８×５＝４０ ＰＭＯＳ：８×５＝４０ となる。
【０００４】次に動作について説明する。図１７は、５
ビットリップルカウンタの動作を示す状態遷移図であ
り、図１８は、そのタイミングチャートである。図に示
すように、第１段のレジスタ５１は、入力Ｔに入力され
るクロック信号ＣＬＫの立ち下がりで動作して、出力
Ｑ、ＱＣを反転してゆく。また、第１段のレジスタ５１
の出力Ｑ、ＱＣは、第２段のレジスタ５２のクロック信
号になり、順次同様に動作する。一方、アドレス信号Ａ
＜０＞、Ａ＜１＞．．．Ａ＜４＞は、各レジスタ５１、
５２、５３、５４、５５のＱ出力より生成され、その結
果、図に示すようなカウント動作を行うものである。
ビットリップルカウンタの動作を示す状態遷移図であ
り、図１８は、そのタイミングチャートである。図に示
すように、第１段のレジスタ５１は、入力Ｔに入力され
るクロック信号ＣＬＫの立ち下がりで動作して、出力
Ｑ、ＱＣを反転してゆく。また、第１段のレジスタ５１
の出力Ｑ、ＱＣは、第２段のレジスタ５２のクロック信
号になり、順次同様に動作する。一方、アドレス信号Ａ
＜０＞、Ａ＜１＞．．．Ａ＜４＞は、各レジスタ５１、
５２、５３、５４、５５のＱ出力より生成され、その結
果、図に示すようなカウント動作を行うものである。
【０００５】従って、図１７又は図１８に示すように、
最上位のアドレス信号Ａ＜４＞を出力するレジスタ５５
は、第１段のレジスタ５１の入力Ｔに、クロック信号Ｃ
ＬＫのパルスが１回入力される時間を１周期とすると、
１６周期に１回だけ動作することになる。従って、最上
位のアドレス信号Ａ＜４＞を出力するレジスタ５５は、
１６周期の間、データを保持する必要がある。なお、レ
ジスタの回路としては、データを定常的に保持するため
の帰還回路を持たないダイナミック型レジスタが知られ
ているが、データの読み込み動作を行なわない限り、特
定の時間しかデータを保持することができないので、こ
のような長い期間のデータ保持が必要なリップルカウン
タのレジスタとしては適さなかった。
最上位のアドレス信号Ａ＜４＞を出力するレジスタ５５
は、第１段のレジスタ５１の入力Ｔに、クロック信号Ｃ
ＬＫのパルスが１回入力される時間を１周期とすると、
１６周期に１回だけ動作することになる。従って、最上
位のアドレス信号Ａ＜４＞を出力するレジスタ５５は、
１６周期の間、データを保持する必要がある。なお、レ
ジスタの回路としては、データを定常的に保持するため
の帰還回路を持たないダイナミック型レジスタが知られ
ているが、データの読み込み動作を行なわない限り、特
定の時間しかデータを保持することができないので、こ
のような長い期間のデータ保持が必要なリップルカウン
タのレジスタとしては適さなかった。
【０００６】
【発明が解決しようとする課題】従来の半導体メモリ装
置は以上のように構成されており、カウンタ回路のレジ
スタとしてスタティック型のレジスタを用いていたの
で、カウンタ回路の半導体メモリ装置にしめる面積が大
きいなどの課題があった。
置は以上のように構成されており、カウンタ回路のレジ
スタとしてスタティック型のレジスタを用いていたの
で、カウンタ回路の半導体メモリ装置にしめる面積が大
きいなどの課題があった。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、カウンタ回路をフィードバックシ
フトレジスタで構成し、ダイナミック型の回路を用いる
ことにより、トランジスタ数を削減し、カウンタ回路の
半導体メモリ装置にしめる面積を削減することを目的と
する。
めになされたもので、カウンタ回路をフィードバックシ
フトレジスタで構成し、ダイナミック型の回路を用いる
ことにより、トランジスタ数を削減し、カウンタ回路の
半導体メモリ装置にしめる面積を削減することを目的と
する。
【０００８】
【課題を解決するための手段】請求項１記載の発明に係
る半導体メモリ装置は、カウンタ回路における少なくと
も一つのレジスタを、ダイナミック型レジスタで構成し
たものである。
る半導体メモリ装置は、カウンタ回路における少なくと
も一つのレジスタを、ダイナミック型レジスタで構成し
たものである。
【０００９】請求項２記載の発明に係る半導体メモリ装
置は、フィードバック回路を、ダイナミックＣＭＯＳ型
論理ゲートを含むように構成したものである。
置は、フィードバック回路を、ダイナミックＣＭＯＳ型
論理ゲートを含むように構成したものである。
【００１０】請求項３記載の発明に係る半導体メモリ装
置は、フィードバック回路中の排他的論理和ゲートが、
少なくとも一つのインバータをレジスタと共有するよう
に構成したものである。
置は、フィードバック回路中の排他的論理和ゲートが、
少なくとも一つのインバータをレジスタと共有するよう
に構成したものである。
【００１１】請求項４記載の発明に係る半導体メモリ装
置は、カウンタ回路を、複数のレジスタにおける複数の
出力を入力として論理演算を行い、その結果をレジスタ
の直列入力に供給するフィードバック回路を備えるよう
に構成し、且つ、ダイナミック型レジスタの記憶ノード
を、フィードバック回路の入力に接続したものである。
置は、カウンタ回路を、複数のレジスタにおける複数の
出力を入力として論理演算を行い、その結果をレジスタ
の直列入力に供給するフィードバック回路を備えるよう
に構成し、且つ、ダイナミック型レジスタの記憶ノード
を、フィードバック回路の入力に接続したものである。
【００１２】請求項５記載の発明に係る半導体メモリ装
置は、ダイナミック型レジスタを、互いに直列に接続さ
れた２つのインバータと、２つのインバータの一方にお
ける入力側及び出力側にそれぞれ設けられた２つのトラ
ンスミッションゲートとから構成したものである。
置は、ダイナミック型レジスタを、互いに直列に接続さ
れた２つのインバータと、２つのインバータの一方にお
ける入力側及び出力側にそれぞれ設けられた２つのトラ
ンスミッションゲートとから構成したものである。
【００１３】請求項６記載の発明に係る半導体メモリ装
置は、ダイナミック型レジスタを、互いに直列に接続さ
れた２つのインバータと、２つのインバータの一方にお
ける入力側及び出力側にそれぞれ設けられた２つのＮＭ
ＯＳトランジスタとから構成したものである。
置は、ダイナミック型レジスタを、互いに直列に接続さ
れた２つのインバータと、２つのインバータの一方にお
ける入力側及び出力側にそれぞれ設けられた２つのＮＭ
ＯＳトランジスタとから構成したものである。
【００１４】請求項７記載の発明に係る半導体メモリ装
置は、ダイナミック型レジスタを、互いに直列に接続さ
れた２つのインバータと、２つのインバータの一方にお
ける入力側及び出力側の一方に設けられたＮＭＯＳトラ
ンジスタと、２つのインバータの一方における入力側及
び出力側の他方に設けられたＰＭＯＳトランジスタとか
ら構成したものである。
置は、ダイナミック型レジスタを、互いに直列に接続さ
れた２つのインバータと、２つのインバータの一方にお
ける入力側及び出力側の一方に設けられたＮＭＯＳトラ
ンジスタと、２つのインバータの一方における入力側及
び出力側の他方に設けられたＰＭＯＳトランジスタとか
ら構成したものである。
【００１５】請求項８記載の発明に係るカウンタ回路
は、フィードバック回路を、ダイナミックＣＭＯＳ型論
理ゲートを含むように構成したものである。
は、フィードバック回路を、ダイナミックＣＭＯＳ型論
理ゲートを含むように構成したものである。
【００１６】請求項９記載の発明に係るカウンタ回路
は、フィードバック回路の排他的論理和ゲートが、少な
くとも一つのインバータをシフトレジスタと共有するよ
うに構成したものである。
は、フィードバック回路の排他的論理和ゲートが、少な
くとも一つのインバータをシフトレジスタと共有するよ
うに構成したものである。
【００１７】請求項１０記載の発明に係るカウンタ回路
は、複数のレジスタの少なくとも一つをダイナミック型
レジスタで構成し、ダイナミック型レジスタの記憶ノー
ドを、フィードバック回路の入力に接続したものであ
る。
は、複数のレジスタの少なくとも一つをダイナミック型
レジスタで構成し、ダイナミック型レジスタの記憶ノー
ドを、フィードバック回路の入力に接続したものであ
る。
【００１８】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体メモリ装置の構成を示すブロック図である。図に
おいて、１はダイナミック型メモリ、２は複数のメモリ
セルがアレイ状に配列されたメモリアレイ（メモリセ
ル）、３はメモリアレイ２における複数のメモリセルの
内、特定のメモリセル群を選択するためのアドレスデコ
ーダ、４はリフレッシュ動作時、アドレスデコーダ３に
リフレッシュアドレスを供給するためのリフレッシュカ
ウンタ回路（カウンタ回路）である。
説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体メモリ装置の構成を示すブロック図である。図に
おいて、１はダイナミック型メモリ、２は複数のメモリ
セルがアレイ状に配列されたメモリアレイ（メモリセ
ル）、３はメモリアレイ２における複数のメモリセルの
内、特定のメモリセル群を選択するためのアドレスデコ
ーダ、４はリフレッシュ動作時、アドレスデコーダ３に
リフレッシュアドレスを供給するためのリフレッシュカ
ウンタ回路（カウンタ回路）である。
【００１９】図２は、リフレッシュカウンタ回路の構成
を示す回路図であり、５ビットフィードバックシフトレ
ジスタで構成されている。図において、１１は第１段の
レジスタ、１２は第２段のレジスタ、１３は第３段のレ
ジスタ、１４は第４段のレジスタ、１５は第５段のレジ
スタでありフィードバックシフトレジスタを構成する、
各レジスタ（シフトレジスタ）１１、１２、１３、１
４、１５は、ダイナミック型のレジスタで構成されてい
る。また、１６は４入力ＮＯＲゲート、１７、１８は２
入力ＥＸＯＲゲート（排他的論理和ゲート）である。
を示す回路図であり、５ビットフィードバックシフトレ
ジスタで構成されている。図において、１１は第１段の
レジスタ、１２は第２段のレジスタ、１３は第３段のレ
ジスタ、１４は第４段のレジスタ、１５は第５段のレジ
スタでありフィードバックシフトレジスタを構成する、
各レジスタ（シフトレジスタ）１１、１２、１３、１
４、１５は、ダイナミック型のレジスタで構成されてい
る。また、１６は４入力ＮＯＲゲート、１７、１８は２
入力ＥＸＯＲゲート（排他的論理和ゲート）である。
【００２０】図２に示すように、各レジスタ１１、１
２、１３、１４、１５は、互いに直列に接続されてお
り、その入力Ｔ、ＴＣには、クロック信号ＣＬＫ及び反
転クロック信号ＣＬＫＣがそれぞれ入力される。また、
第１段のレジスタ１１の出力Ｑは、第２段のレジスタ１
２の入力Ｄに接続され、以降のレジスタについても同様
に、前段のレジスタの出力Ｑは、直後のレジスタの入力
Ｄに接続される。なお、アドレス信号Ａ＜０＞、Ａ＜１
＞．．．Ａ＜４＞は、各レジスタ１１、１２、１３、１
４、１５のＱ出力より生成される。
２、１３、１４、１５は、互いに直列に接続されてお
り、その入力Ｔ、ＴＣには、クロック信号ＣＬＫ及び反
転クロック信号ＣＬＫＣがそれぞれ入力される。また、
第１段のレジスタ１１の出力Ｑは、第２段のレジスタ１
２の入力Ｄに接続され、以降のレジスタについても同様
に、前段のレジスタの出力Ｑは、直後のレジスタの入力
Ｄに接続される。なお、アドレス信号Ａ＜０＞、Ａ＜１
＞．．．Ａ＜４＞は、各レジスタ１１、１２、１３、１
４、１５のＱ出力より生成される。
【００２１】なお、第１段のレジスタ１１の入力Ｄは、
２入力ＥＸＯＲゲート１８の出力に接続されており、２
入力ＥＸＯＲゲート１８の一方の入力は、２入力ＥＸＯ
Ｒゲート１７の出力に、他方の入力は、４入力ＮＯＲゲ
ート１６の出力にそれぞれ接続されている。また、２入
力ＮＯＲゲート１７の一方の入力は、第２段のレジスタ
１２の出力Ｑに接続され、他方の入力は、第５段のレジ
スタ１５の出力Ｑに接続される。更に、４入力ＮＯＲゲ
ート１６の入力は、２入力ＥＸＯＲゲート１８の出力
と、第１段から第３段のレジスタ１１、１２、１３の各
出力Ｑにそれぞれ接続される。このように、４入力ＮＯ
Ｒゲート１６及び２入力ＥＸＯＲゲート１７、１８は、
所定のレジスタからの複数の出力を入力として論理演算
を行い、その結果を第１段のレジスタ１１の入力Ｄに供
給するフィードバック回路を構成している。
２入力ＥＸＯＲゲート１８の出力に接続されており、２
入力ＥＸＯＲゲート１８の一方の入力は、２入力ＥＸＯ
Ｒゲート１７の出力に、他方の入力は、４入力ＮＯＲゲ
ート１６の出力にそれぞれ接続されている。また、２入
力ＮＯＲゲート１７の一方の入力は、第２段のレジスタ
１２の出力Ｑに接続され、他方の入力は、第５段のレジ
スタ１５の出力Ｑに接続される。更に、４入力ＮＯＲゲ
ート１６の入力は、２入力ＥＸＯＲゲート１８の出力
と、第１段から第３段のレジスタ１１、１２、１３の各
出力Ｑにそれぞれ接続される。このように、４入力ＮＯ
Ｒゲート１６及び２入力ＥＸＯＲゲート１７、１８は、
所定のレジスタからの複数の出力を入力として論理演算
を行い、その結果を第１段のレジスタ１１の入力Ｄに供
給するフィードバック回路を構成している。
【００２２】次に動作について説明する。図３は、５ビ
ットフィードバックシフトレジスタ型カウンタ回路の動
作を示す状態遷移図であり、図４は、そのタイミングチ
ャートである。各レジスタ１１、１２、１３、１４、１
５は、それぞれ、入力Ｔに入力されるクロック信号ＣＬ
Ｋの立ち下がりで入力Ｄを取り込み、クロック信号ＣＬ
Ｋの立ち上がりで出力Ｑに伝達する。従って、各レジス
タ１１、１２、１３、１４、１５は、それぞれの入力
Ｔ、ＴＣに入力されるクロック信号ＣＬＫ又は反転クロ
ック信号ＣＬＫＣのパルスの動作周期で規定される１周
期毎に、入力Ｄからの読み込みと出力Ｑからの読み出し
を行う。
ットフィードバックシフトレジスタ型カウンタ回路の動
作を示す状態遷移図であり、図４は、そのタイミングチ
ャートである。各レジスタ１１、１２、１３、１４、１
５は、それぞれ、入力Ｔに入力されるクロック信号ＣＬ
Ｋの立ち下がりで入力Ｄを取り込み、クロック信号ＣＬ
Ｋの立ち上がりで出力Ｑに伝達する。従って、各レジス
タ１１、１２、１３、１４、１５は、それぞれの入力
Ｔ、ＴＣに入力されるクロック信号ＣＬＫ又は反転クロ
ック信号ＣＬＫＣのパルスの動作周期で規定される１周
期毎に、入力Ｄからの読み込みと出力Ｑからの読み出し
を行う。
【００２３】なお、第１段のレジスタ１１の入力Ｄは、
２入力ＥＸＯＲゲート１８の出力に接続されており、２
入力ＥＸＯＲゲート１８の一方の入力は、２入力ＥＸＯ
Ｒゲート１７の出力に、他方の入力は、４入力ＮＯＲゲ
ート１６の出力にそれぞれ接続されている。また、２入
力ＮＯＲゲート１７の一方の入力は、第２段のレジスタ
１２の出力Ｑに接続され、他方の入力は、第５段のレジ
スタ１５の出力Ｑに接続されている。更に、４入力ＮＯ
Ｒゲート１６の入力は、２入力ＥＸＯＲゲート１８の出
力と、第１から第３段のレジスタ１１、１２、１３の各
出力Ｑにそれぞれ接続されている。このように、４入力
ＮＯＲゲート１６及び２入力ＥＸＯＲゲート１７、１８
は、所定のレジスタからの複数の出力を入力として論理
演算を行い、その結果を第１段のレジスタ１１の入力Ｄ
に供給するフィードバック回路を構成している。
２入力ＥＸＯＲゲート１８の出力に接続されており、２
入力ＥＸＯＲゲート１８の一方の入力は、２入力ＥＸＯ
Ｒゲート１７の出力に、他方の入力は、４入力ＮＯＲゲ
ート１６の出力にそれぞれ接続されている。また、２入
力ＮＯＲゲート１７の一方の入力は、第２段のレジスタ
１２の出力Ｑに接続され、他方の入力は、第５段のレジ
スタ１５の出力Ｑに接続されている。更に、４入力ＮＯ
Ｒゲート１６の入力は、２入力ＥＸＯＲゲート１８の出
力と、第１から第３段のレジスタ１１、１２、１３の各
出力Ｑにそれぞれ接続されている。このように、４入力
ＮＯＲゲート１６及び２入力ＥＸＯＲゲート１７、１８
は、所定のレジスタからの複数の出力を入力として論理
演算を行い、その結果を第１段のレジスタ１１の入力Ｄ
に供給するフィードバック回路を構成している。
【００２４】従って、アドレス信号Ａ＜１＞．．．Ａ＜
４＞が全て“０”（４入力ＥＸＯＲゲート１６の出力が
“１”）であり、且つ第２段のレジスタ１２及び第５段
のレジスタ１５の出力Ｑが共に“０”（２入力ＮＯＲゲ
ート１７の出力が“０”）である場合、又は、アドレス
信号Ａ＜１＞．．．Ａ＜４＞の少なくとも一つが“１”
（４入力ＥＸＯＲゲート１６の出力が“０”）であり、
且つ第２段のレジスタ１２及び第５段のレジスタ１５の
一方の出力Ｑが“１”（２入力ＮＯＲゲート１７の出力
が“１”）である場合に、第１段のレジスタ１１には、
“１”が読み込まれるようになっており、その結果、図
に示すようなカウント動作を行うものである。
４＞が全て“０”（４入力ＥＸＯＲゲート１６の出力が
“１”）であり、且つ第２段のレジスタ１２及び第５段
のレジスタ１５の出力Ｑが共に“０”（２入力ＮＯＲゲ
ート１７の出力が“０”）である場合、又は、アドレス
信号Ａ＜１＞．．．Ａ＜４＞の少なくとも一つが“１”
（４入力ＥＸＯＲゲート１６の出力が“０”）であり、
且つ第２段のレジスタ１２及び第５段のレジスタ１５の
一方の出力Ｑが“１”（２入力ＮＯＲゲート１７の出力
が“１”）である場合に、第１段のレジスタ１１には、
“１”が読み込まれるようになっており、その結果、図
に示すようなカウント動作を行うものである。
【００２５】ここで、フィードバックシフトレジスタ型
カウンタ回路におけるダイナミック型レジスタの構成を
図５に示す。図において、２１、２２はインバータ、２
３は前段のインバータ２１の入力側に設けられたトラン
スミッションゲート、２４は前段のインバータ２１の出
力側に設けられたトランスミッションゲートである。な
お、トランスミッションゲート２３の制御端子は、入力
Ｔに接続されてクロック信号ＣＬＫにより動作し、反転
制御端子は、入力ＴＣに接続されて反転クロック信号Ｃ
ＬＫＣにより動作する。一方、トランスミッションゲー
ト２４の制御端子は、入力ＴＣに接続され、反転制御端
子が、入力Ｔに接続されている。
カウンタ回路におけるダイナミック型レジスタの構成を
図５に示す。図において、２１、２２はインバータ、２
３は前段のインバータ２１の入力側に設けられたトラン
スミッションゲート、２４は前段のインバータ２１の出
力側に設けられたトランスミッションゲートである。な
お、トランスミッションゲート２３の制御端子は、入力
Ｔに接続されてクロック信号ＣＬＫにより動作し、反転
制御端子は、入力ＴＣに接続されて反転クロック信号Ｃ
ＬＫＣにより動作する。一方、トランスミッションゲー
ト２４の制御端子は、入力ＴＣに接続され、反転制御端
子が、入力Ｔに接続されている。
【００２６】このように、この実施の形態１による半導
体メモリ装置においては、リフレッシュカウンタ回路
を、フィードバックシフトレジスタ型カウンタ回路で構
成し、このフィードバックシフトレジスタ型カウンタ回
路におけるレジスタを、ダイナミック型レジスタで構成
している。なお、このようなダイナミック型レジスタに
は、４つのＮＭＯＳトランジスタと、４つのＰＭＯＳト
ランジスタとが使用される。
体メモリ装置においては、リフレッシュカウンタ回路
を、フィードバックシフトレジスタ型カウンタ回路で構
成し、このフィードバックシフトレジスタ型カウンタ回
路におけるレジスタを、ダイナミック型レジスタで構成
している。なお、このようなダイナミック型レジスタに
は、４つのＮＭＯＳトランジスタと、４つのＰＭＯＳト
ランジスタとが使用される。
【００２７】次に、フィードバックシフトレジスタ型カ
ウンタ回路における２入力ＥＸＯＲゲート１７、１８の
構成を図６に示すが、２入力ＥＸＯＲゲート１７、１８
は、２つのインバータ３１、３２と、２つのトランスミ
ッションゲート３２、３３とから構成される。従って、
このような２入力ＥＸＯＲゲート１７、１８において
は、４つのＮＭＯＳトランジスタと、４つのＰＭＯＳト
ランジスタとが要求される。また、フィードバックシフ
トレジスタ型カウンタ回路における４入力ＮＯＲゲート
１６の構成を図７に示すが、このような４入力ＮＯＲゲ
ート１６においても、４つのＮＭＯＳトランジスタと、
４つのＰＭＯＳトランジスタとが使用される。
ウンタ回路における２入力ＥＸＯＲゲート１７、１８の
構成を図６に示すが、２入力ＥＸＯＲゲート１７、１８
は、２つのインバータ３１、３２と、２つのトランスミ
ッションゲート３２、３３とから構成される。従って、
このような２入力ＥＸＯＲゲート１７、１８において
は、４つのＮＭＯＳトランジスタと、４つのＰＭＯＳト
ランジスタとが要求される。また、フィードバックシフ
トレジスタ型カウンタ回路における４入力ＮＯＲゲート
１６の構成を図７に示すが、このような４入力ＮＯＲゲ
ート１６においても、４つのＮＭＯＳトランジスタと、
４つのＰＭＯＳトランジスタとが使用される。
【００２８】従って、この実施の形態１によるカウンタ
回路に要求されるトランジスタ数は、 ＮＭＯＳ：（４×５）＋（４×２＋４）＝３２ ＰＭＯＳ：（４×５）＋（４×２＋４）＝３２ となり、従って、従来のリップルカウンタに比べて、ト
ランジスタ数を削減することができる。
回路に要求されるトランジスタ数は、 ＮＭＯＳ：（４×５）＋（４×２＋４）＝３２ ＰＭＯＳ：（４×５）＋（４×２＋４）＝３２ となり、従って、従来のリップルカウンタに比べて、ト
ランジスタ数を削減することができる。
【００２９】以上のように、この実施の形態１によれ
ば、半導体メモリ装置のカウンタ回路を、ダイナミック
型回路を用いて構成したので、トランジスタ数を削減で
き、半導体メモリ装置にしめるカウンタ回路の面積を削
減することができるなどの効果が得られる。
ば、半導体メモリ装置のカウンタ回路を、ダイナミック
型回路を用いて構成したので、トランジスタ数を削減で
き、半導体メモリ装置にしめるカウンタ回路の面積を削
減することができるなどの効果が得られる。
【００３０】実施の形態２．図８は、この発明の実施の
形態２によるダイナミック型レジスタの構成を示す回路
図であり、図において、２１、２２はインバータ、２５
は前段のインバータ２１の入力側に設けられたＮＭＯＳ
トランジスタ、２６は前段のインバータ２１の出力側に
設けられたＮＭＯＳトランジスタである。なお、ＮＭＯ
Ｓトランジスタ２５のゲートは、入力Ｔに接続されてク
ロック信号ＣＬＫにより動作し、一方、ＮＭＯＳトラン
ジスタ２６のゲートは、入力ＴＣに接続されて反転クロ
ック信号ＣＬＫＣにより動作する。
形態２によるダイナミック型レジスタの構成を示す回路
図であり、図において、２１、２２はインバータ、２５
は前段のインバータ２１の入力側に設けられたＮＭＯＳ
トランジスタ、２６は前段のインバータ２１の出力側に
設けられたＮＭＯＳトランジスタである。なお、ＮＭＯ
Ｓトランジスタ２５のゲートは、入力Ｔに接続されてク
ロック信号ＣＬＫにより動作し、一方、ＮＭＯＳトラン
ジスタ２６のゲートは、入力ＴＣに接続されて反転クロ
ック信号ＣＬＫＣにより動作する。
【００３１】このように、この実施の形態２によれば、
フィードバックシフトレジスタ型カウンタ回路における
ダイナミック型レジスタを、互いに直列に接続された２
つのインバータ２１、２２と、２つのインバータ２１、
２２の一方における入力側及び出力側にそれぞれ設けら
れた２つのＮＭＯＳトランジスタとにより構成するもの
である。なお、半導体メモリ装置を構成する他の構成要
素については、前述の実施の形態１と同様であるので、
説明を省略する。
フィードバックシフトレジスタ型カウンタ回路における
ダイナミック型レジスタを、互いに直列に接続された２
つのインバータ２１、２２と、２つのインバータ２１、
２２の一方における入力側及び出力側にそれぞれ設けら
れた２つのＮＭＯＳトランジスタとにより構成するもの
である。なお、半導体メモリ装置を構成する他の構成要
素については、前述の実施の形態１と同様であるので、
説明を省略する。
【００３２】なお、この実施の形態２においては、カウ
ンタ回路に要求されるトランジスタ数は、 ＮＭＯＳ：（４×５）＋（４×２＋４）＝３２ ＰＭＯＳ：（２×５）＋（４×２＋４）＝２２ となる。
ンタ回路に要求されるトランジスタ数は、 ＮＭＯＳ：（４×５）＋（４×２＋４）＝３２ ＰＭＯＳ：（２×５）＋（４×２＋４）＝２２ となる。
【００３３】また、半導体メモリ装置には、外部電源の
昇圧又は降圧を行う回路、及び、基盤電位を発生する回
路が含まれることが多いので、２つの異なる電圧でカウ
ンタ回路を駆動することが容易である。たとえば、図８
のダイナミック型レジスタ内のインバータ２１、２２
は、第１の電圧（仮にＶｃｃ）で動かし、クロック信号
ＣＬＫ、ＣＬＫＣはそれよりも高い第２の電圧（仮にＶ
ｐｐ）で動かすように構成することにより、 Ｖｐｐ≧Ｖｃｃ＋Ｖｔｎ＋α Ｖｔｎ：転送ゲートＮＭＯＳトランジスタ２６のしきい
値電圧、 α：基盤効果によるＶｔｎの変動分、 の関係を満たせば、マスタ（Ｄ入力）側のインバータ２
１の出力の“Ｈ”レベルをそのまま（電圧Ｖｃｃのま
ま）スレーブ側に伝えることができる。
昇圧又は降圧を行う回路、及び、基盤電位を発生する回
路が含まれることが多いので、２つの異なる電圧でカウ
ンタ回路を駆動することが容易である。たとえば、図８
のダイナミック型レジスタ内のインバータ２１、２２
は、第１の電圧（仮にＶｃｃ）で動かし、クロック信号
ＣＬＫ、ＣＬＫＣはそれよりも高い第２の電圧（仮にＶ
ｐｐ）で動かすように構成することにより、 Ｖｐｐ≧Ｖｃｃ＋Ｖｔｎ＋α Ｖｔｎ：転送ゲートＮＭＯＳトランジスタ２６のしきい
値電圧、 α：基盤効果によるＶｔｎの変動分、 の関係を満たせば、マスタ（Ｄ入力）側のインバータ２
１の出力の“Ｈ”レベルをそのまま（電圧Ｖｃｃのま
ま）スレーブ側に伝えることができる。
【００３４】以上のように、この実施の形態２によれ
ば、フィードバックシフトレジスタ型カウンタ回路にお
けるダイナミック型レジスタを、互いに直列に接続され
た２つのインバータと、２つのインバータの一方におけ
る入力側及び出力側にそれぞれ設けられた２つのＮＭＯ
Ｓトランジスタとにより構成したので、実施の形態１よ
りもトランジスタ数を更に削減でき、半導体メモリ装置
にしめるカウンタ回路の面積を更に削減することができ
るなどの効果が得られる。
ば、フィードバックシフトレジスタ型カウンタ回路にお
けるダイナミック型レジスタを、互いに直列に接続され
た２つのインバータと、２つのインバータの一方におけ
る入力側及び出力側にそれぞれ設けられた２つのＮＭＯ
Ｓトランジスタとにより構成したので、実施の形態１よ
りもトランジスタ数を更に削減でき、半導体メモリ装置
にしめるカウンタ回路の面積を更に削減することができ
るなどの効果が得られる。
【００３５】実施の形態３．図９は、この発明の実施の
形態３によるダイナミック型レジスタの構成を示す回路
図であり、図において、２１、２２はインバータ、２７
は前段のインバータ２１の入力側に設けられたＮＭＯＳ
トランジスタ、２８は前段のインバータ２１の出力側に
設けられたＰＭＯＳトランジスタである。なお、ＮＭＯ
Ｓトランジスタ２７及びＰＭＯＳトランジスタ２８のゲ
ートは、ともに入力Ｔに接続されてクロック信号ＣＬＫ
により動作する。
形態３によるダイナミック型レジスタの構成を示す回路
図であり、図において、２１、２２はインバータ、２７
は前段のインバータ２１の入力側に設けられたＮＭＯＳ
トランジスタ、２８は前段のインバータ２１の出力側に
設けられたＰＭＯＳトランジスタである。なお、ＮＭＯ
Ｓトランジスタ２７及びＰＭＯＳトランジスタ２８のゲ
ートは、ともに入力Ｔに接続されてクロック信号ＣＬＫ
により動作する。
【００３６】このように、この実施の形態３によれば、
フィードバックシフトレジスタ型カウンタ回路における
ダイナミック型レジスタを、互いに直列に接続された２
つのインバータ２１、２２と、２つのインバータ２１、
２２の一方における入力側及び出力側の一方に設けられ
たＮＭＯＳトランジスタ２７と、入力側及び出力側の他
方に設けられたＰＭＯＳトランジスタ２８とにより構成
するものである。なお、半導体メモリ装置を構成する他
の構成要素については、前述の実施の形態１と同様であ
るので、説明を省略する。
フィードバックシフトレジスタ型カウンタ回路における
ダイナミック型レジスタを、互いに直列に接続された２
つのインバータ２１、２２と、２つのインバータ２１、
２２の一方における入力側及び出力側の一方に設けられ
たＮＭＯＳトランジスタ２７と、入力側及び出力側の他
方に設けられたＰＭＯＳトランジスタ２８とにより構成
するものである。なお、半導体メモリ装置を構成する他
の構成要素については、前述の実施の形態１と同様であ
るので、説明を省略する。
【００３７】なお、この実施の形態３においては、カウ
ンタ回路に要求されるトランジスタ数は、 ＮＭＯＳ：（３×５）＋（４×２＋４）＝２７ ＰＭＯＳ：（３×５）＋（４×２＋４）＝２７ となる。
ンタ回路に要求されるトランジスタ数は、 ＮＭＯＳ：（３×５）＋（４×２＋４）＝２７ ＰＭＯＳ：（３×５）＋（４×２＋４）＝２７ となる。
【００３８】また、実施の形態２の場合と同様に、たと
えば、ダイナミック型レジスタ内のインバータ２１、２
２は、降圧電位（仮にＶｃｃ）で動かし、クロック信号
ＣＬＫは、昇圧電位（仮にＶｐｐ）から基盤電位（仮に
Ｖｂｂ）で動かすように構成することにより、 −Ｖｔｐ−α≧−Ｖｂｂ Ｖｔｐ：転送ゲートＰＭＯＳトランジスタ２８のしきい
値電圧 α：基盤効果によるＶｔｐの変動分 の関係を満たせば、マスタ（Ｄ入力）側のインバータ２
１の出力の“Ｌ”レベルをそのまま（電圧ＧＮＤのま
ま）スレーブ側に伝えることができる。
えば、ダイナミック型レジスタ内のインバータ２１、２
２は、降圧電位（仮にＶｃｃ）で動かし、クロック信号
ＣＬＫは、昇圧電位（仮にＶｐｐ）から基盤電位（仮に
Ｖｂｂ）で動かすように構成することにより、 −Ｖｔｐ−α≧−Ｖｂｂ Ｖｔｐ：転送ゲートＰＭＯＳトランジスタ２８のしきい
値電圧 α：基盤効果によるＶｔｐの変動分 の関係を満たせば、マスタ（Ｄ入力）側のインバータ２
１の出力の“Ｌ”レベルをそのまま（電圧ＧＮＤのま
ま）スレーブ側に伝えることができる。
【００３９】以上のように、この実施の形態３によれ
ば、フィードバックシフトレジスタ型カウンタ回路にお
けるダイナミック型レジスタを、互いに直列に接続され
た２つのインバータと、２つのインバータの一方におけ
る入力側及び出力側の一方に設けられたＮＭＯＳトラン
ジスタと、入力側及び出力側の他方に設けられたＰＭＯ
Ｓトランジスタとにより構成したので、トランジスタ数
を削減でき、半導体メモリ装置にしめるカウンタ回路の
面積を削減することができるなどの効果が得られる。
ば、フィードバックシフトレジスタ型カウンタ回路にお
けるダイナミック型レジスタを、互いに直列に接続され
た２つのインバータと、２つのインバータの一方におけ
る入力側及び出力側の一方に設けられたＮＭＯＳトラン
ジスタと、入力側及び出力側の他方に設けられたＰＭＯ
Ｓトランジスタとにより構成したので、トランジスタ数
を削減でき、半導体メモリ装置にしめるカウンタ回路の
面積を削減することができるなどの効果が得られる。
【００４０】実施の形態４．この実施の形態４は、前述
の実施の形態１におけるリフレッシュカウンタ回路のフ
ィードバック回路に、ダイナミックＣＭＯＳ型４入力Ｎ
ＯＲゲート（ダイナミックＣＭＯＳ型論理ゲート）を適
用したものである。図１０は、この発明の実施の形態４
によるダイナミックＣＭＯＳ型４入力ＮＯＲゲートの構
成を示す回路図である。なお、半導体メモリ装置を構成
する他の構成要素については、前述の実施の形態１と同
様であるので、説明を省略する。
の実施の形態１におけるリフレッシュカウンタ回路のフ
ィードバック回路に、ダイナミックＣＭＯＳ型４入力Ｎ
ＯＲゲート（ダイナミックＣＭＯＳ型論理ゲート）を適
用したものである。図１０は、この発明の実施の形態４
によるダイナミックＣＭＯＳ型４入力ＮＯＲゲートの構
成を示す回路図である。なお、半導体メモリ装置を構成
する他の構成要素については、前述の実施の形態１と同
様であるので、説明を省略する。
【００４１】このようなダイナミックＣＭＯＳ型４入力
ＮＯＲゲートは、入力Ｔが“Ｈ”、入力ＴＣが“Ｌ”に
なると、“Ｈ”へのプリチャージ動作を完了して、４つ
の入力の内、どれか一つでも“Ｈ”ならば出力を“Ｌ”
へ引き抜く。各ダイナミック型レジスタは、この結果を
受け、マスタ（Ｄ入力）側にデータを蓄える。また、こ
のダイナミックＣＭＯＳ型４入力ＮＯＲゲートは、入力
Ｔが“Ｌ”、入力ＴＣが“Ｈ”になると、“Ｈ”へのプ
リチャージ動作へ遷移する。各ダイナミック型レジスタ
は、この結果を受け、マスタ（Ｄ入力）側でのデータ読
み込みを終了し、スレーブ（Ｑ出力）側へデータを転送
する。
ＮＯＲゲートは、入力Ｔが“Ｈ”、入力ＴＣが“Ｌ”に
なると、“Ｈ”へのプリチャージ動作を完了して、４つ
の入力の内、どれか一つでも“Ｈ”ならば出力を“Ｌ”
へ引き抜く。各ダイナミック型レジスタは、この結果を
受け、マスタ（Ｄ入力）側にデータを蓄える。また、こ
のダイナミックＣＭＯＳ型４入力ＮＯＲゲートは、入力
Ｔが“Ｌ”、入力ＴＣが“Ｈ”になると、“Ｈ”へのプ
リチャージ動作へ遷移する。各ダイナミック型レジスタ
は、この結果を受け、マスタ（Ｄ入力）側でのデータ読
み込みを終了し、スレーブ（Ｑ出力）側へデータを転送
する。
【００４２】このように、この発明の実施の形態４によ
れば、カウンタ回路のフィードバック回路を構成する４
入力ＮＯＲゲートを、ダイナミックＣＭＯＳ型論理ゲー
ト、即ちダイナミックＣＭＯＳ型４入力ＮＯＲゲートに
より構成したものである。なお、この実施の形態４にお
いては、カウンタ回路に要求されるトランジスタ数は、 ＮＭＯＳ：（４×５）＋（４×２＋４＋１）＝３３ ＰＭＯＳ：（２×５）＋（４×２＋１）＝１９ となる。
れば、カウンタ回路のフィードバック回路を構成する４
入力ＮＯＲゲートを、ダイナミックＣＭＯＳ型論理ゲー
ト、即ちダイナミックＣＭＯＳ型４入力ＮＯＲゲートに
より構成したものである。なお、この実施の形態４にお
いては、カウンタ回路に要求されるトランジスタ数は、 ＮＭＯＳ：（４×５）＋（４×２＋４＋１）＝３３ ＰＭＯＳ：（２×５）＋（４×２＋１）＝１９ となる。
【００４３】以上のように、この実施の形態４によれ
ば、カウンタ回路のフィードバック回路に、ダイナミッ
クＣＭＯＳ型論理ゲートを適用したので、トランジスタ
数を削減でき、半導体メモリ装置にしめるカウンタ回路
の面積を削減することができるなどの効果が得られる。
また、カウンタ回路の回路規模を小さくすることができ
るなどの効果が得られる。
ば、カウンタ回路のフィードバック回路に、ダイナミッ
クＣＭＯＳ型論理ゲートを適用したので、トランジスタ
数を削減でき、半導体メモリ装置にしめるカウンタ回路
の面積を削減することができるなどの効果が得られる。
また、カウンタ回路の回路規模を小さくすることができ
るなどの効果が得られる。
【００４４】実施の形態５．この実施の形態５は、前述
の実施の形態１から３におけるダイナミック型レジスタ
のインバータと、２入力ＥＸＯＲゲートのインバータと
を共有化したものである。図１１及び図１２は、ダイナ
ミック型レジスタのインバータと、２入力ＥＸＯＲゲー
トのインバータを共有化した回路を示す回路図であり、
図１１には、ダイナミック型レジスタを構成する後段の
インバータ２２と、２入力ＥＸＯＲゲート１７における
インバータ（図６におけるインバータ３２）とを共有化
した回路を、また、図１２には、ダイナミック型レジス
タを構成する後段のインバータ２２と、２入力ＥＸＯＲ
ゲート１７におけるインバータ（図６におけるインバー
タ３１）とを共有化した回路を示す。図において、２１
はダイナミック型レジスタを構成する前段のインバー
タ、２２はダイナミック型レジスタを構成する後段のイ
ンバータであり、この後段のインバータ２２が、２入力
ＥＸＯＲゲートにおけるインバータ３１または３２と共
通化されている。
の実施の形態１から３におけるダイナミック型レジスタ
のインバータと、２入力ＥＸＯＲゲートのインバータと
を共有化したものである。図１１及び図１２は、ダイナ
ミック型レジスタのインバータと、２入力ＥＸＯＲゲー
トのインバータを共有化した回路を示す回路図であり、
図１１には、ダイナミック型レジスタを構成する後段の
インバータ２２と、２入力ＥＸＯＲゲート１７における
インバータ（図６におけるインバータ３２）とを共有化
した回路を、また、図１２には、ダイナミック型レジス
タを構成する後段のインバータ２２と、２入力ＥＸＯＲ
ゲート１７におけるインバータ（図６におけるインバー
タ３１）とを共有化した回路を示す。図において、２１
はダイナミック型レジスタを構成する前段のインバー
タ、２２はダイナミック型レジスタを構成する後段のイ
ンバータであり、この後段のインバータ２２が、２入力
ＥＸＯＲゲートにおけるインバータ３１または３２と共
通化されている。
【００４５】なお、このようにダイナミック型レジスタ
のインバータと、２入力ＥＸＯＲゲートのインバータを
共有化した回路（ダイナミック型レジスタ＋２入力ＥＸ
ＯＲ）におけるタイミングチャートを図１３に示す。こ
のように、ダイナミック型レジスタは、入力Ｔに入力さ
れるクロック信号の立ち上がりで入力Ｄを取り込み、ク
ロック信号の立ち下がりで出力Ｑに伝達するように動作
する。また、２入力ＥＸＯＲゲートの出力Ｃは、入力
Ａ、Ｂの組み合わせに応じて、その状態が変化する。従
って、この実施の形態５においては、このようなインバ
ータの共有化を、第２段のダイナミック型レジスタ１２
及び第５段のダイナミック型レジスタ１５の一方、ある
いは、両方に対して行うものとする。
のインバータと、２入力ＥＸＯＲゲートのインバータを
共有化した回路（ダイナミック型レジスタ＋２入力ＥＸ
ＯＲ）におけるタイミングチャートを図１３に示す。こ
のように、ダイナミック型レジスタは、入力Ｔに入力さ
れるクロック信号の立ち上がりで入力Ｄを取り込み、ク
ロック信号の立ち下がりで出力Ｑに伝達するように動作
する。また、２入力ＥＸＯＲゲートの出力Ｃは、入力
Ａ、Ｂの組み合わせに応じて、その状態が変化する。従
って、この実施の形態５においては、このようなインバ
ータの共有化を、第２段のダイナミック型レジスタ１２
及び第５段のダイナミック型レジスタ１５の一方、ある
いは、両方に対して行うものとする。
【００４６】なお、このような共通化を行った場合に、
カウンタ回路に要求されるトランジスタ数は、 ＮＭＯＳ：（４×５）＋（４＋２＋４）＝３０ ＰＭＯＳ：（２×５）＋（４＋２＋４）＝２０ となる。
カウンタ回路に要求されるトランジスタ数は、 ＮＭＯＳ：（４×５）＋（４＋２＋４）＝３０ ＰＭＯＳ：（２×５）＋（４＋２＋４）＝２０ となる。
【００４７】以上のように、この実施の形態５によれ
ば、ダイナミック型レジスタのインバータと、２入力Ｅ
ＸＯＲゲートのインバータを共有化したので、トランジ
スタ数を削減でき、カウンタ回路の回路規模を小さくす
ることができるなどの効果が得られる。
ば、ダイナミック型レジスタのインバータと、２入力Ｅ
ＸＯＲゲートのインバータを共有化したので、トランジ
スタ数を削減でき、カウンタ回路の回路規模を小さくす
ることができるなどの効果が得られる。
【００４８】実施の形態６．この実施の形態６は、前述
のフィードバックシフトレジスタ型カウンタ回路を構成
するダイナミック型レジスタの記憶ノードに、フィード
バック回路の入力を接続するものである。図１４は、フ
ィードバックシフトレジスタ型カウンタ回路を構成する
ダイナミック型レジスタの回路図であり、４１はダイナ
ミック型レジスタの記憶ノードである。
のフィードバックシフトレジスタ型カウンタ回路を構成
するダイナミック型レジスタの記憶ノードに、フィード
バック回路の入力を接続するものである。図１４は、フ
ィードバックシフトレジスタ型カウンタ回路を構成する
ダイナミック型レジスタの回路図であり、４１はダイナ
ミック型レジスタの記憶ノードである。
【００４９】図に示すように、この実施の形態６によれ
ば、ダイナミック型レジスタの記憶ノード４１は、フィ
ードバックシフトレジスタ型カウンタ回路におけるフィ
ードバック回路を構成する４入力ＮＯＲゲートの入力、
あるいは２入力ＥＸＯＲゲートの入力に接続される。従
って、その接続した論理ゲートの入力容量により、記憶
ノード４１の容量を増加させることができ、そのため、
ダイナミック型レジスタ内の記憶ノード４１の容量を削
減でき、ダイナミック型レジスタの面積を削減すること
ができるものである。
ば、ダイナミック型レジスタの記憶ノード４１は、フィ
ードバックシフトレジスタ型カウンタ回路におけるフィ
ードバック回路を構成する４入力ＮＯＲゲートの入力、
あるいは２入力ＥＸＯＲゲートの入力に接続される。従
って、その接続した論理ゲートの入力容量により、記憶
ノード４１の容量を増加させることができ、そのため、
ダイナミック型レジスタ内の記憶ノード４１の容量を削
減でき、ダイナミック型レジスタの面積を削減すること
ができるものである。
【００５０】以上のように、この実施の形態６によれ
ば、フィードバックシフトレジスタ型カウンタ回路を構
成するダイナミック型レジスタの記憶ノードを、フィー
ドバック回路の入力と接続するように構成したので、ダ
イナミック型レジスタの面積が削減でき、カウンタ回路
の回路規模を小さくできるなどの効果が得られる。
ば、フィードバックシフトレジスタ型カウンタ回路を構
成するダイナミック型レジスタの記憶ノードを、フィー
ドバック回路の入力と接続するように構成したので、ダ
イナミック型レジスタの面積が削減でき、カウンタ回路
の回路規模を小さくできるなどの効果が得られる。
【００５１】なお、この発明のフィードバックシフトレ
ジスタ型カウンタ回路の用途は、ダイナミック型メモリ
のリフレッシュに限るものではなく、半導体集積回路全
般のコストダウンに効果があるものである。
ジスタ型カウンタ回路の用途は、ダイナミック型メモリ
のリフレッシュに限るものではなく、半導体集積回路全
般のコストダウンに効果があるものである。
【００５２】
【発明の効果】以上のように、請求項１記載の発明によ
れば、カウンタ回路における少なくとも一つのレジスタ
を、ダイナミック型レジスタで構成したので、トランジ
スタ数を削減でき、半導体メモリ装置にしめるカウンタ
回路の面積を削減できる効果がある。
れば、カウンタ回路における少なくとも一つのレジスタ
を、ダイナミック型レジスタで構成したので、トランジ
スタ数を削減でき、半導体メモリ装置にしめるカウンタ
回路の面積を削減できる効果がある。
【００５３】請求項２記載の発明によれば、フィードバ
ック回路を、ダイナミックＣＭＯＳ型論理ゲートを含む
ように構成したので、トランジスタ数を削減でき、半導
体メモリ装置にしめるカウンタ回路の面積を削減できる
効果がある。
ック回路を、ダイナミックＣＭＯＳ型論理ゲートを含む
ように構成したので、トランジスタ数を削減でき、半導
体メモリ装置にしめるカウンタ回路の面積を削減できる
効果がある。
【００５４】請求項３記載の発明によれば、フィードバ
ック回路中の排他的論理和ゲートが、少なくとも一つの
インバータをレジスタと共有するように構成したので、
トランジスタ数を削減でき、カウンタ回路の回路規模を
小さくできる効果がある。
ック回路中の排他的論理和ゲートが、少なくとも一つの
インバータをレジスタと共有するように構成したので、
トランジスタ数を削減でき、カウンタ回路の回路規模を
小さくできる効果がある。
【００５５】請求項４記載の発明によれば、カウンタ回
路を、複数のレジスタにおける複数の出力を入力として
論理演算を行い、その結果をレジスタの直列入力に供給
するフィードバック回路を備えるように構成し、且つ、
ダイナミック型レジスタの記憶ノードを、フィードバッ
ク回路の入力に接続するように構成したので、ダイナミ
ック型レジスタの面積が削減でき、カウンタ回路の規模
を小さくできる効果がある。
路を、複数のレジスタにおける複数の出力を入力として
論理演算を行い、その結果をレジスタの直列入力に供給
するフィードバック回路を備えるように構成し、且つ、
ダイナミック型レジスタの記憶ノードを、フィードバッ
ク回路の入力に接続するように構成したので、ダイナミ
ック型レジスタの面積が削減でき、カウンタ回路の規模
を小さくできる効果がある。
【００５６】請求項５記載の発明によれば、ダイナミッ
ク型レジスタを、互いに直列に接続された２つのインバ
ータと、２つのインバータの一方における入力側及び出
力側にそれぞれ設けられた２つのトランスミッションゲ
ートとから構成したので、トランジスタ数を削減でき、
半導体メモリ装置にしめるカウンタ回路の面積を削減で
きる効果がある。
ク型レジスタを、互いに直列に接続された２つのインバ
ータと、２つのインバータの一方における入力側及び出
力側にそれぞれ設けられた２つのトランスミッションゲ
ートとから構成したので、トランジスタ数を削減でき、
半導体メモリ装置にしめるカウンタ回路の面積を削減で
きる効果がある。
【００５７】請求項６記載の発明によれば、ダイナミッ
ク型レジスタを、互いに直列に接続された２つのインバ
ータと、２つのインバータの一方における入力側及び出
力側にそれぞれ設けられた２つのＮＭＯＳトランジスタ
とから構成したので、トランジスタ数を更に削減でき、
半導体メモリ装置にしめるカウンタ回路の面積を削減で
きる効果がある。
ク型レジスタを、互いに直列に接続された２つのインバ
ータと、２つのインバータの一方における入力側及び出
力側にそれぞれ設けられた２つのＮＭＯＳトランジスタ
とから構成したので、トランジスタ数を更に削減でき、
半導体メモリ装置にしめるカウンタ回路の面積を削減で
きる効果がある。
【００５８】請求項７記載の発明によれば、ダイナミッ
ク型レジスタを、互いに直列に接続された２つのインバ
ータと、２つのインバータの一方における入力側及び出
力側の一方に設けられたＮＭＯＳトランジスタと、２つ
のインバータの一方における入力側及び出力側の他方に
設けられたＰＭＯＳトランジスタとから構成したので、
トランジスタ数を削減でき、半導体メモリ装置にしめる
カウンタ回路の面積を削減できる効果がある。
ク型レジスタを、互いに直列に接続された２つのインバ
ータと、２つのインバータの一方における入力側及び出
力側の一方に設けられたＮＭＯＳトランジスタと、２つ
のインバータの一方における入力側及び出力側の他方に
設けられたＰＭＯＳトランジスタとから構成したので、
トランジスタ数を削減でき、半導体メモリ装置にしめる
カウンタ回路の面積を削減できる効果がある。
【００５９】請求項８記載の発明によれば、フィードバ
ック回路を、ダイナミックＣＭＯＳ型論理ゲートを含む
ように構成したので、トランジスタ数を削減でき、カウ
ンタ回路の回路規模を小さくできる効果がある。
ック回路を、ダイナミックＣＭＯＳ型論理ゲートを含む
ように構成したので、トランジスタ数を削減でき、カウ
ンタ回路の回路規模を小さくできる効果がある。
【００６０】請求項９記載の発明によれば、フィードバ
ック回路の排他的論理和ゲートが、少なくとも一つのイ
ンバータをシフトレジスタと共有するように構成したの
で、トランジスタ数を削減でき、カウンタ回路の回路規
模を小さくできる効果がある。
ック回路の排他的論理和ゲートが、少なくとも一つのイ
ンバータをシフトレジスタと共有するように構成したの
で、トランジスタ数を削減でき、カウンタ回路の回路規
模を小さくできる効果がある。
【００６１】請求項１０記載の発明によれば、複数のレ
ジスタの少なくとも一つをダイナミック型レジスタで構
成し、ダイナミック型レジスタの記憶ノードを、フィー
ドバック回路の入力と接続するように構成したので、ダ
イナミック型レジスタの面積が削減でき、カウンタ回路
の規模を小さくできる効果がある。
ジスタの少なくとも一つをダイナミック型レジスタで構
成し、ダイナミック型レジスタの記憶ノードを、フィー
ドバック回路の入力と接続するように構成したので、ダ
イナミック型レジスタの面積が削減でき、カウンタ回路
の規模を小さくできる効果がある。
【図１】 この発明の実施の形態１による半導体メモリ
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２】 リフレッシュカウンタ回路の構成を示す回路
図である。
図である。
【図３】 この発明の実施の形態１における５ビットフ
ィードバックシフトレジスタ型カウンタ回路の動作を示
す状態遷移図である。
ィードバックシフトレジスタ型カウンタ回路の動作を示
す状態遷移図である。
【図４】 この発明の実施の形態１における５ビットフ
ィードバックシフトレジスタ型カウンタ回路の動作を示
すタイミングチャートである。
ィードバックシフトレジスタ型カウンタ回路の動作を示
すタイミングチャートである。
【図５】 この発明の実施の形態１におけるダイナミッ
ク型レジスタの回路図である。
ク型レジスタの回路図である。
【図６】 この発明の実施の形態１における２入力ＥＸ
ＯＲゲートの回路図である。
ＯＲゲートの回路図である。
【図７】 この発明の実施の形態１における４入力ＮＯ
Ｒゲートの回路図である。
Ｒゲートの回路図である。
【図８】 この発明の実施の形態２におけるダイナミッ
ク型レジスタの回路図である。
ク型レジスタの回路図である。
【図９】 この発明の実施の形態３におけるダイナミッ
ク型レジスタの回路図である。
ク型レジスタの回路図である。
【図１０】 この発明の実施の形態４におけるダイナミ
ックＣＭＯＳ型４入力ＮＯＲゲートの回路図である。
ックＣＭＯＳ型４入力ＮＯＲゲートの回路図である。
【図１１】 この発明の実施の形態５におけるインバー
タ共有化回路の回路図である。
タ共有化回路の回路図である。
【図１２】 この発明の実施の形態５におけるインバー
タ共有化回路の回路図である。
タ共有化回路の回路図である。
【図１３】 この発明の実施の形態５におけるインバー
タ共有化回路の動作を示すタイミングチャートである。
タ共有化回路の動作を示すタイミングチャートである。
【図１４】 この発明の実施の形態６におけるダイナミ
ック型レジスタの回路図である。
ック型レジスタの回路図である。
【図１５】 従来の半導体メモリ装置におけるカウンタ
回路の回路図である。
回路の回路図である。
【図１６】 従来のトグルレジスタの回路図である。
【図１７】 従来の５ビットリップルカウンタの動作を
示す状態遷移図である。
示す状態遷移図である。
【図１８】 従来の５ビットリップルカウンタの動作を
示すタイミングチャートである。
示すタイミングチャートである。
【符号の説明】 ２ メモリアレイ（メモリセル）、３ アドレスデコー
ダ、４ リフレッシュカウンタ回路（カウンタ回路）、
１１，１２，１３，１４，１５ レジスタ（シフトレジ
スタ）、１６ ４入力ＮＯＲゲート（フィードバック回
路）、１７，１８ ２入力ＥＸＯＲゲート（排他的論理
和ゲート、フィードバック回路）、２１２２，３１，３
２ インバータ、２３，２４ トランスミッションゲー
ト、２５，２６，２７ ＮＭＯＳトランジスタ、２８
ＰＭＯＳトランジスタ。
ダ、４ リフレッシュカウンタ回路（カウンタ回路）、
１１，１２，１３，１４，１５ レジスタ（シフトレジ
スタ）、１６ ４入力ＮＯＲゲート（フィードバック回
路）、１７，１８ ２入力ＥＸＯＲゲート（排他的論理
和ゲート、フィードバック回路）、２１２２，３１，３
２ インバータ、２３，２４ トランスミッションゲー
ト、２５，２６，２７ ＮＭＯＳトランジスタ、２８
ＰＭＯＳトランジスタ。
Claims (10)
- 【請求項１】 複数のダイナミック型メモリセルと、前
記複数のダイナミック型メモリセルの内の特定のメモリ
セル群を選択するためのアドレスデコーダと、リフレッ
シュ動作時に前記アドレスデコーダにリフレッシュアド
レスを供給するフィードバックシフトレジスタ型カウン
タ回路とを備えた半導体メモリ装置において、前記カウ
ンタ回路は、複数のレジスタを含んでおり、前記複数の
レジスタの少なくとも一つは、ダイナミック型レジスタ
で構成されることを特徴とする半導体メモリ装置。 - 【請求項２】 カウンタ回路は、複数のレジスタにおけ
る複数の出力を入力として論理演算を行い、その結果を
前記レジスタの直列入力に供給するフィードバック回路
を備えており、前記フィードバック回路は、ダイナミッ
クＣＭＯＳ型論理ゲートを含むことを特徴とする請求項
１記載の半導体メモリ装置。 - 【請求項３】 カウンタ回路は、複数のレジスタにおけ
る複数の出力を入力として論理演算を行い、その結果を
前記レジスタの直列入力に供給するフィードバック回路
を備えており、前記フィードバック回路は、排他的論理
和ゲートを含んでおり、前記排他的論理和ゲートは、少
なくとも一つのインバータを前記レジスタと共有するこ
とを特徴とする請求項１記載の半導体メモリ装置。 - 【請求項４】 カウンタ回路は、複数のレジスタにおけ
る複数の出力を入力として論理演算を行い、その結果を
前記レジスタの直列入力に供給するフィードバック回路
を備えており、前記ダイナミック型レジスタの記憶ノー
ドは、前記フィードバック回路の入力に接続されている
ことを特徴とする請求項１記載の半導体メモリ装置。 - 【請求項５】 ダイナミック型レジスタは、互いに直列
に接続された２つのインバータと、前記２つのインバー
タの一方における入力側及び出力側にそれぞれ設けられ
た２つのトランスミッションゲートとからなることを特
徴とする請求項１から請求項４のうちのいずれか１項記
載の半導体メモリ装置。 - 【請求項６】 ダイナミック型レジスタは、互いに直列
に接続された２つのインバータと、前記２つのインバー
タの一方における入力側及び出力側にそれぞれ設けられ
た２つのＮＭＯＳトランジスタとからなることを特徴と
する請求項１から請求項４のうちのいずれか１項記載の
半導体メモリ装置。 - 【請求項７】 ダイナミック型レジスタは、互いに直列
に接続された２つのインバータと、前記２つのインバー
タの一方における入力側及び出力側の一方に設けられた
ＮＭＯＳトランジスタと、前記２つのインバータの一方
における入力側及び出力側の他方に設けられたＰＭＯＳ
トランジスタとからなることを特徴とする請求項１から
請求項４のうちのいずれか１項記載の半導体メモリ装
置。 - 【請求項８】 複数のレジスタの直列接続により構成さ
れるシフトレジスタと、前記シフトレジスタの複数の出
力を入力として論理演算を行い、その結果を前記シフト
レジスタの直列入力に供給するフィードバック回路とを
備えたカウンタ回路において、前記フィードバック回路
は、ダイナミックＣＭＯＳ型論理ゲートを含むことを特
徴とするカウンタ回路。 - 【請求項９】 複数のレジスタの直列接続により構成さ
れるシフトレジスタと、前記シフトレジスタの複数の出
力を入力として論理演算を行い、その結果を前記シフト
レジスタの直列入力に供給するフィードバック回路とを
備えたカウンタ回路において、前記フィードバック回路
は、排他的論理和ゲートを含んでおり、前記排他的論理
和ゲートは、少なくとも一つのインバータを前記シフト
レジスタと共有することを特徴とするカウンタ回路。 - 【請求項１０】 複数のレジスタの直列接続により構成
されるシフトレジスタと、前記シフトレジスタの複数の
出力を入力として論理演算を行い、その結果を前記シフ
トレジスタの直列入力に供給するフィードバック回路と
を備えたカウンタ回路において、前記複数のレジスタの
少なくとも一つは、ダイナミック型レジスタで構成さ
れ、前記ダイナミック型レジスタの記憶ノードは、前記
フィードバック回路の入力に接続されていることを特徴
とするカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9166342A JPH1116345A (ja) | 1997-06-23 | 1997-06-23 | カウンタ回路及びそれを用いた半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9166342A JPH1116345A (ja) | 1997-06-23 | 1997-06-23 | カウンタ回路及びそれを用いた半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1116345A true JPH1116345A (ja) | 1999-01-22 |
Family
ID=15829602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9166342A Pending JPH1116345A (ja) | 1997-06-23 | 1997-06-23 | カウンタ回路及びそれを用いた半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1116345A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006500711A (ja) * | 2002-09-25 | 2006-01-05 | インフィネオン テヒノロギーズ アーゲー | メモリ・アレイを有するｉｃ用更新制御回路 |
| JP2009141569A (ja) * | 2007-12-05 | 2009-06-25 | Sony Corp | クロック信号生成回路、表示パネルモジュール、撮像デバイス及び電子機器 |
-
1997
- 1997-06-23 JP JP9166342A patent/JPH1116345A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006500711A (ja) * | 2002-09-25 | 2006-01-05 | インフィネオン テヒノロギーズ アーゲー | メモリ・アレイを有するｉｃ用更新制御回路 |
| JP2009141569A (ja) * | 2007-12-05 | 2009-06-25 | Sony Corp | クロック信号生成回路、表示パネルモジュール、撮像デバイス及び電子機器 |
| US7880519B2 (en) | 2007-12-05 | 2011-02-01 | Sony Corporation | Clock signal generating circuit, display panel module, imaging device, and electronic equipment |
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