JPS62168424A - プログラマブル論理アレイ - Google Patents

プログラマブル論理アレイ

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JPS62168424A
JPS62168424A JP61250599A JP25059986A JPS62168424A JP S62168424 A JPS62168424 A JP S62168424A JP 61250599 A JP61250599 A JP 61250599A JP 25059986 A JP25059986 A JP 25059986A JP S62168424 A JPS62168424 A JP S62168424A
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clock signal
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ランダル、エム、チュン
ブラッドレー、エス、マスターズ
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    • H03K—PULSE TECHNIQUE
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    • H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
    • H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プログラマブル論理アレイに係り、特に相補
形ＭＯ８電界効果トランジスタ（ＣＭＯＳＦＥＴ＞を用
いたプログラマブル論理アレイに関づるものである。
〔従来技術およびその問題点］ プログラマブル論理アレイ（ＰＬＡ）は、複合ディジタ
ル回路における論理の実行方法としてよく知られている
。プログラマブル論理アレイは、２つの゛プレーン″構
造（２つの離れたｇＡＪｌｉ２″ｔＪなわら、１つの領
域からもう１つの領域への出力をもつ論理ゲートグルー
プ）を有している。例えば、典型的なＰＬＡはＯＲゲー
トプレーンにつながるＡＮＤゲートプレーンを有してい
る。等測的には、ＡＮＤおよびＯＲプレーンは、夫々１
つのプレーンにおいては、ＮＡＮＤゲートとインバータ
を用い、他のプレーンにおいてはＮＯＲゲートとインバ
ータを用いて実行するようにしてもよい。このタイプの
２つのプレーンをもつＰＬＡによれば、多くの任意の論
理方程式を通常の方法で実行することができる。ＰＬＡ
の整然とした４Ｍｍは特に大規模集積回路（ＬＳＩ＞あ
るいは超大規模集積回路（ＶＬＳＩ）システムの設計に
おいて有効である。
ＰＬＡのプログラミングは、いくつかの違った方法で達
成できる。例えば、プログラマブルマスクＰＬＡにおい
て論理アレイはチップの形成に際し、集積回路チップ上
にいくつかのマスクを用いて形成することがでる。そし
て最終的な論理結合は比較的容易に修正可能な１つ又は
２つのマスクステップで達成される。更にフレキシブル
なシステムでは、チップの形成後にプログラミングする
ことができるように、切断可能なヒユーズあるいは、電
気的なプログラミングの可能なトランジスタを用いてい
る。
相補型金属酸化物半々体（ＣＭＯＳ）回路特にＶＬＳＩ
の設計においては、ＣＭＯＳ論理には多大なスペースが
必要であるため、０Ｍ０８回路の他の利点のいくつかを
相殺してしまうことになる。
これは、比例型でない（ｒａｔｉｏｌｅｓｓ）ＣＭ　Ｏ
Ｓ　ａ理ゲートの設計においては同数のｎチャンネルト
ランジスタとＰチャンネルトランジスタとを用いたＣＭ
ＯＳ論理が必要であるためである。
一般にＣＭＯＳにおいて実行されるＮ個の入力８哩ゲー
トは２Ｎ個のトランジスタすなわちＮ個のｎ型トランジ
スタとＮ個のｎ型トランジスタを有している。このため
にチップ内でかなりの余分な領域が必要となる。比例型
の（ｒａｔ　ｉｏｅ（ｊ）ＣＭＯＳ論理では、Ｎ＋１個
のトランジスタすなわち、代表例としてはｎ個のｎ型ト
ランジスタと１個のｎ型トランジスタが必要であるのみ
であるが、ここでは論理回路がスイッチング中でないと
きでさえ電力は消費される。このような必要性をゆるめ
チップサイズを小さくするのに用いられてきた１つの技
術は論理ゲートの操作を制御するクロックを利用するも
のである。かかる論理はダイナミック論理と言われてい
る。例えばダイナミック論理は、ウィリアム、エム、ベ
ニ−、リリアンロ−（Ｗｉ　ｌ　ｌ　ｉ　ａｎ　　Ｍ、
　Ｐｅｎｎｙ、　Ｌ　ｉ　１１ｉａｎ　　Ｌａｖ＞等に
よるＭＯ３集積回路、ファンノストランド（Ｖａｎ　　
Ｎｏ５ｔｒａｎｄ）版、１９７２年、ページ２６０−２
８８に示されている。
ダイナミック論理において、論理ゲートはクロック信号
の１つの位相の間に所定の電圧レベルにプリチャージさ
れ、離間した゛′評価”クロックの位相の間に論理入力
からゲートの論理出力が決定すなわち評価される。トラ
ンジスタ内のチャージ容量によってプリチャージクロッ
クと評価クロックとの間で情報を保持することができる
。ダイナミック論＠ＩＣＭＯＳ回路においては連続的な
電流の流れはないため、電力消費はスタティックＣＭＯ
Ｓの設計における場合よりもはるかに低いレベルである
。また、通常のスタチックＣＭＯＳでは、同数のｎおよ
びｎ型トランジスタを必要とする要件が緩和されるため
、１論理ゲートあたりのトランジスタの数を少なくし、
チップ面積が縮減される。
ダイナミック論理の欠点は正確にプリチャージを同期さ
せダイナミック０Ｍ０８回路の機能を評価でる際、複合
回路において、タイミングおよび設計問題に困難性があ
る。また、複合ダイナミック０Ｍ０３回路ではチャージ
分割等の他の設計問題もある。
〔問題点を解決するための手段および作用〕本発明は、
単一のクロック信号およびその相補信号を用いて実行さ
れるＣＭＯＳダイナミック論理を用いたプログラマブル
論理アレイを提供するものである。
望ましくは、本発明では、複数の入力を受けるＮＡＮＤ
ゲートプレーンを含み、該入力がＮＡＮＤプレーンから
の出力を受けるＮＯＲゲートプレーンに結合されるよう
にした２つのプレーン論理構造を用いるようにしている
。ここでＮＡＮＤプレーンおよびＮＯＲプレーンは、Ｎ
ＡＮＤプレーンからの出力信号を反転し、その反転され
た信号をＮＯＲプレーンによって適当なりロックナイク
ルで評価を可能にするクロック入力をもつラッチ／イン
バータによって分離せしめられている。さらに、ＮＯＲ
プレーンの出力に第２のラッチ／インバータを設けるこ
とによってＮＯＲプレーンからの出力をＮＡＮＤプレー
ンにフィードバックさせることにより有限状態のマシー
ンを形成覆るようにしてもよい。
更にこの発明では、単一のプレーン特にＮＡＮＤプレー
ン内にｎチャンネルおよびＰチャンネルの両方の論理ゲ
ートを有づることにより単一のプレーン内において論理
のフレキシビリティがより大ぎくなるように構成される
。
これによりＮＡＮＤプレーンがＮＯＲ論理機能あるいは
反転論理機能゛を入力信号に関して実行可能となり、こ
れにより相補入力４ｉＭをもつ離間した入力信号を省略
するようにしている。
Ｃ実施例〕 以下、本発明実施例のプログラマブルロジックアレイに
ついて図面を参照しつつ詳細に説明する。
第１図において、本発明のプログラマブル論理アレイ（
ＰＬＡという）の好適な実施例をブロック線図で示す。
図示のＰＬＡは２つの別のロジックゲートの配列すなわ
ちＮＡＮＤプレーン（ＰＬＡＮＥ）１０とＮＯＲプレー
ン１２を使用して、入力１４に加えられる入力論理信号
に対し所望の論理式を実行するようにしている。ＮＯＲ
プレーンに信号を送るというＮＡＮＤプレーンの結合形
式は周知のプール代数下の任意の論理式の実行を可能に
覆る。しかし他の論理ゲートもまた使用することができ
る。例えばＯＲプレーンに結合されたＡＮＤプレーンま
たはＮＡＮＤプレーンに結合されたＮＯＲプレーンは論
理式を実行するに当って同じような融通性を有する。ま
た第２図及び第３図に関してさらに説明するように、Ｎ
ＡＮＤプレーン１０の論理的な特徴はＮＡＮＤ論理動作
を行うのに加えてＮＯＲゲートとインバータゲートを含
むという事実により多少任意性がある。
ＮＡＮＤプレーン１ｏはＰＬＡの外部回路から入力１４
に加えられる論理記号を受ける。ＰＬＡは入力信号の選
択されたものに所望の論理動作を行い、最終的に出力１
６に出力論理記号を与える。
好ましい具体例によれば、人力１４は最大の論理融通性
を得るのに入力信号に加えて１組の相補的な論理信号を
与えることは要求されない。このような反転された入力
信号はＰＬＡへの入力のインバータゲートによって従来
のＰＬＡに対して通常与えられる。本発明では論理相補
または＃ａ理反転動作はＮＡＮＤプレーン１０内で行わ
れ、それにより所要人力線の数を半分に節約できる。こ
れは第２回及び第３回に関し更に詳細に説明する。
第１図のＰＬＡは単一のクロック信ＳＣＫとぞの相補ク
ロック信号ＣＫを与えるクロック１８を具える。クロッ
ク１８はＰＬＡの動作のタイミングを制御する。特に、
クロック１８はＮＡＮＤ及びＮＯＲ論理プレーン１０．
１２の論理ゲートのプリチャージと評価を同期して行う
。Ｎ０Ｒ１２のプリチャージと評価はＮＡＮＤプレーン
１０からの反対位相のクロック信号ＧＫとＧＫの間行わ
れる。クロック信号ＣＫとＣＫはまた第１のラッチ／イ
ンバータ２０及び第２のラッチ／インバータ２２に与え
られる。第１のラッチ／インバータ２０はＮＡＮＤプレ
ーン１０からの出力信号を受け、これに対応した論理的
に反転された信号を与える。これらの反転された信号は
ラッチ／インバータ２０によってラッチされる。その後
ラッチされた信号はＮＡＮＤプレーン１０のプリチャー
ジクロック位相中ＮＯＲプレーン１２への入力として評
価されうる。本発明の回路のクロック動作は第２〜４図
に関して更に詳細説明しよう。
第２図において、ＮＡＮＤプレーン１０内の代表的な論
理ゲートはｎチャンネル及びｐチャンネルトランジスタ
の２つのブロックに分解したブロック線図で示す。トラ
ンジスタの各ブロックは論理ゲートによって実行される
特種の論理に依り複一枚のトランジスタを含／υでもよ
い。第２図から明らかなように、ｎ′！−１′７ンネル
ブロツク２４の論理動作のタイミングはクロック信号Ｃ
ＫとＣＫによるｎチャンネルブロック２６のタイミング
によって同期化される。各ｎチャンネル及びｎチャンネ
ルブロック２４．２６は２つのクロックされ１ζトラン
ジスタを用いる。ｎチャンネルブロック２４はＧＫによ
ってクロックされたｎトランジスタ２８及びｎトランジ
スタ３０を使用する。ｎチャンネルブロック２６はＣＫ
によってクロックされたｎトランジスタ３２及びｎトラ
ンジスタ３４を使用する。
第２図はまたＮＡＮＤプレーン１０の一般的な構成を示
す。マルヂゲートＮＡＮＤプレーンのために、個々のゲ
ートは別々のｐチャンネルクロックドトランジスタを必
要とし、これにより適当な論理評価を行う。
第２図に示すｎ−ｐ論理レイアウトは、単一プレーンの
論理に唯一のｎ型または唯一のＰ型トランジスタが使用
される場合、従来のＰＬＡに比し、より一層の論理融通
性を可能にする。特に、ｎ型トランジスタのブロックと
ｎ型トランジスタのブロックを１つの論理プレーンに結
合することによって、単一ダイナミックＣＭＯＳ論狸プ
レーンにおいて、インバータ論理動作とＮＯＲ論理動作
と　４ＮＡＮＤ論理動作の結合を可能にする。これは単
−論理プレーンに唯−ｐ型またはｎ型トランジスタを有
するＰＬＡに比しはるかにスペースを減らし、かつ複雑
さを減少させる。ＰＬＡにおいて、入力信号は反転され
た入力信号に関連して与えられ、これにより論理式実行
に最大の融通性を与える。これにより相補信号に相当す
る追加の組のラインを必要とする。
本発明のＰＬＡにおいては、インバータゲートまたはＮ
ＯＲゲートはＮＡＮＤプレーン１０に設けられ、ｎ型ト
ランジスタブロック２４に設けてもよい。ｎ型トランジ
スタブロック２４の出力はｎ型トランジスタブロック２
６に与えられる。この２ブロック／２論哩機能構成はＮ
ＡＮＤプレーン１０を通る線の数をＰＬＡに必要なチッ
プ容積にお【プる対応減少に比し半分に減少することが
できる。またＰＬＡ入力にスタテツィクインバータゲー
トが使用されないので通常回路によって電力が浪費され
ない。ＮＯＲ機能または反転入力を含む複数の入力に、
より早いＮＡＮＤ論＠！動作の実行をさせる。またこの
ＮＯＲ／ＮＡＮＤ構成は特殊のＰＬＡに関しトランジス
タの数を減少させ、また電力消費を減少させる。
ｎ型トランジスタを伴うｎ型トランジスタの結合は、単
一の論理プレーンにおいて所望の論理深さに、順に、ｎ
＋　１）　４−ｎ等に連続してもよい。このようなｎ−
ｐ論理順序の制限は、全ての論理プレーンが適当なりロ
ック位相中、プリチャージされかつ評価されなければな
らないことである。
第２図に示されるＮＡＮＤ論理プレーン１０のｎブロッ
ク／ロブロック配列もまたクロックレース（ｃｌｏｃｋ
　　ｒａｃｅ）問題が回路内から回避されるのを確実に
する。例えばニール・ウェスト（Ｎｉｅｌ　　Ｗｅｓｔ
）、カラマン−Ｘシュラギン（Ｃａｍｒａｎ　　Ｅｓｈ
ｒａｃ＋ｈｉｎ）ｒＣＭＯＳＶＬＳＩデザインの原理」
　（アディソンウエズレイ（Ａｄｄｉｓｏｎ　　Ｗｅｓ
ｌｅｙ）：１９８５）の１６３−１７１ページ、２０３
−２２１ページにダイナミックＣＭＯＳ論哩のクロック
レース問題が論じられている。それらによると、確かな
設計規則にしたがっていれば、クロックレース問題は回
避されるとある。
第２図に従った規則はｎ−ＰＣＭ０Ｓダイナミツク論理
（ウェスト、Ｘシュラギン、２１５ページ）として言及
されている。このダイナミック論理の形態はそれらにお
いて回路の複雑性、論理ゲート用トランジスタを追加し
た雷ル）負担を含む幾つかの設計問題として想起されて
いる。これらの欠点は例えばＩＥＥＥ　　Ｊ、固体回路
の■０１゜５Ｃ−２０，Ｎｏ、３　（１９８５，６月）
の「ＶＬＳＩ　　ＣＭＯＳの設計スタイル」　（著；デ
ビットＡ、メイアー（Ｄａｖｉｄ　　Ｊ、　　Ｍｙｅｒ
Ｓ）、ピータ−６Ａ、アイベイ（ｐｅｔｅｒ　　。
Ｉｖｅｙ））に論じられている。汎用的な論理構成を実
行する際には、これらの考慮は論理の形を非実使用的に
覆るかもしれない。
より明賄に言えば、汎用複合回路内では、ｎ　−ｐＣＭ
ＯＳダイナミック論理設計規則を実行するのが難しい。
また、様々な論理の相互関係に関するこれらの規則をチ
ェックすることは困難または不可能である。しかしなが
ら、この発明のＰＬＡ内では、ＮＡＮＤとＮＯＲ論理プ
レーンの標準レイアウトを採用すれば前述の回避される
デザイン問題とチェックされる規則の実行が一具して可
能になる。論理プレーンの標準構造も、電信分担がレイ
アウトとその周囲の設計のＲ悪の場合に対して計算され
ることを可能にυる。
また、本発明のＰＬＡ内のＮＡＮＤプレーン内で実行さ
れる反転／ＮＯＲ論理機能からもたらされる柔軟性によ
り多くの任意論理式を実行するために要求されるトラン
ジスタの数が減少する。この特徴は、多くの応用におい
てｎ−ｐＣＭＯＳダイナミダイナミック論理則に従うた
めに要求される付加的なトランジスタをより多く相殺−
する。
このように第２図に示すＮＡＮＤプレーンの構造は単一
ダイナミック論３里プレーンにより、反転、ＮＯＲ及び
ＮＡＮＤ論理演算を結合することを可能に覆る。このよ
うなＮＯＲ／ＮＡＮＤ論理演算の組合わせによる有利性
は、特定な論理式の実行を示す第３図の詳細回路に関連
してより充分に評価されるでだろう。
第３図は木発明を実施するための４人力／３出力のＰＬ
Ａの一例を示す詳細図である。第３図の回路のタイミン
グは第４図に示されている。第３図に示すＰＬＡは、以
下に示す３つの論理式を実行するべく４つの入力論理信
号Ａ、Ｂ、Ｃ，Ｄを受入し、３つの出力Ｘ、Ｙ、及び２
を発生するものである。
（Ａ−Ｂ−Ｃ） 第３図に示す実施例では、ＮＡＮＤプレーン１０は論理
信号Ａ−Ｂ−Ｃ−Ｄ−信号Ａ−Ｃ−Ｄ・信号Ａ−Ｂ−Ｃ
に夫々ＮＡＮＤ論理演ｎを実行するための３つの分割さ
れた論理ゲート３６．３８及び４０を有している。
第３図からも明らかなように、論理ゲート３６゜３８．
４０は、第２図に示す態様のＣＫ及びＣＫによりクロッ
クされるｎトランジスタブロックとｎトランジスタブロ
ックを夫々含んでいる。例えば、論理ゲート３６内では
、ｎチャンネルトランジスタ４２及び４４はクロック信
号ＣＫと同期してプリチャージされかつ評価される。こ
れらのブリチＩＩ−ジ及び評価モードは、ソース電圧が
夫々十■ボルト及び接地に設定されたｎチャンネルトラ
ンジスタ４６及びｎチアンネルトランジスタ４８がクロ
ックされることによりクロックされる。
論理ゲート３６は更にｎチャンネルトランジスタ５２．
５４及び５６を有している。ｎチャンネルトランジスタ
５２．５４及び５６は、プリチャージ及び評価モードの
際、供給電圧が＋Ｖポルト及び接地に夫々設定された、
クロックされたｐチ↑ｌンネルトランジスタ５８及びｎ
チャンネルトランジスタ６０に加えられるクロック信号
σＸによってクロックされる。
２つのｎチャンネルトランジスタ４２及び４４は各ゲー
トに入力信号Ａ及びＢを夫々受入し、ライン５０を介し
てＰ″ｆｆヤンネルトランジスタ５２の出力を加える。
ｐチャンネルトランジスタ及び５６は入力信号Ｃ及びＤ
を受入する。ｎチャンネルトランジスタ５２．５４及び
５６の出力はライン６２に供給される。
り０ツク信号ＧＫがローレベルのとき、ｎチャンネルト
ランジスタ４２．４４とｎチャンネルトランジスタ５２
．５４及び５６はプリチャージされる。十Ｖボルトが供
給されるｎチャンネルトランジスタ４６にローレベルの
クロック信号を加えることによりｎチ↑？ンネルトラン
ジスタ４２・４４の出力ライン５０はハイレベルにプリ
チャージされる。ハイレベルのクロック信号ＯＫにより
ｎチャンネルトランジスタ６０は導通状態となり、これ
によりライン６２が接地側に引っばられることによりｎ
チャンネルトランジスタ５２．５４および５６の出力ラ
イン６２はローレベルにプリチャージされる。
クロック信号ＣＫがハイレベルとなりクロック信号σＲ
がローレベルとなったとき、ｎチャンネルトランジスタ
４２．４４とｎチャンネルトランジスタ５２．５４及び
５６は評価される。すなわち、それらの出力は各ゲート
に加えられる入力信号によって決定される。トランジス
タの評価を可能にする十分な期間のために、トランジス
タ容量は、プリチャージクロックフェーズの間その出力
ライン上の電萄を保持する。それは入力Ａ、Ｂ。
Ｃ，Ｄとライン６２に出力を供給する論理デープルを単
幅することにより行なわれる。このライン６２上の出力
は入力としてＡ−Ｂ・Ｃ−Ｄを持つ論Ｊ！［！ＮＡＮＤ
Ｉｊ＋作によって表される。即ちライン６２上の出力は
評価フェーズの間へ・石・Ｃ−Ｄとなる。また、ｎチャ
ンネルトランジスタ４２゜４４は入力Ａ及びＢを持つＮ
ＯＲゲートとして動作マる。
同様に、クロック信号の評価フェーズつまりＣＫがハイ
レベルの間は論理ゲート３８は入・○・■に対応するラ
イン６４に論理信号を与え、論理ゲート４０はτ・Ｂ−
Ｃに対応するライン６６に論理信号を与える。
入力Ａ、Ｂ、ＣおよびＤそしてＧＫとσｋに伴なうライ
ン６２とライン６４の出力のタイミングチャートは第４
図のようになる。
ＮＡＮＤプレーン１０の評価フェーズの間は、論理ゲー
ト３６．３８および４０の出力は各々クロックラッチ／
インバータ６８，７０および７２に与えられる。上記ラ
ッチ／インバータ６８．７０および７２の各々は同じ構
造を持っている。たとえば、ラッチ／インバータ６８は
ＯＫおよびＯＫによって各々クロックされたＰチャンネ
ルトランジスタ７４とｎチャンネルトランジスタを包含
している。ラッチ／インバータ６８は更に供給電圧＋■
に接続されているＰチャンネルトランジスタ７８および
接地されているｎチャンネルトランジスタ８０を包含し
ている。トランジスタ７８とトランジスタ８０とは共に
ライン６２によって供給される論理ゲート３６の出力を
入力する。
ＮＡＮＤゲートが評価フェーズつまりＣＫがハイレベル
でありＣＫがローレベルである時はラッチ／インバータ
６８の２つのクロックされたトランジスタ７４とトラン
ジスタ７６は導通状態にあり、ラッチ／インバータ６８
はインバータゲートとして作用することになる。それゆ
えラッチ／インバータ６８はＡ−Ｂ−Ｃ−Ｄつまり、ラ
イン６２より与えられる反転もしくは相補の信号に対応
する論理信号をライン８２に与えることになる。
同様にＮＡＮＤプレーン評価クロックフェーズの期間は
、ラッチ／インバータ７０はライン８４上に信号Ａ−Ｃ
−Ｄを与え、ラッチインバータ７２はライン８６上に信
号Ａ−Ｂ−Ｃを与える。クロック信号ＣＫがローレベル
、クロック信号ＧＫがハイレベルとなると、Ｐ　′ｆｔ
ｐンネルトランジスタ７４とｎチャンネルトランジスタ
７６は非導通状態になり該評価フェーズの間中ライン８
２上の論理値をその値に保持する。このライン８２の論
理値は、ＮＡＮＤプレーン１０のプリチャージに関連し
て上記述べた同様のやり方で、ラッチ６８におけるトラ
ンジスタの容量によってホールドされる。同様にクロッ
ク周期ＣＫがローレベル、ＣＫがハイレベルである間は
、ラッチ／インバータ７０およびラッチ／インバータ７
２は各々ライン８４およびライン８６上の論理値を保持
する。
更に第３図の実施例においてはＮＯＲプレーンには、３
つのダイナミックＮＯＲゲート８８，９０および９２を
使用している。ＮＯＲゲート８８゜９０および９２は、
ＣＫがローレベルで、ＧＫがハイレベルであるとぎ、プ
リチャージされる場合と、ＣＫがハイレベルでＣＫがロ
ーレベルであるときに評価される場合とを除いて、ＮＡ
ＮＤプレーン１０における論理ゲートと同様な方法で゛
クロックされる。言い変えれば、ＮＡＮＤプレーン１０
における論理ゲートと反対のクロックフェーズ期間中に
ＮＯＲゲート８８．９０および９２は評ｌ１１１ｉすれ
、ブリチｔＩ−ジされる。それゆえＮＡＮＤプレーン１
０の反転出力がラッチ／インバータ６８．７０および７
２において保持された時は、ＮＯＲゲート８８．９０お
よび９２はこれらの論理値を評１ｉ−Ｊることになる。
つまり選択された線上でＮＯＲ論理演算を行なう。特に
、ＮＯＲ論理ゲート８８は、ライン８２およびライン８
４上においてラッチされた論理値についてＮＯＲ演算を
行ない、ＮＯＲゲート９０はライン８２およびライン８
６上におけるＮＯＲ演算を行な０、そしてＮＯＲゲート
９２は、ラーｒン８２．８４．　および８６上における
ＮＯＲ演算を行なう。これらのＮ。
Ｒ論＠演算の結果はライン９４．９６および９８に関す
るＮＯＲプレーン評価フェフェース中に与えられる。
ライン８２．８４および８６上に信号をラッチすること
により、これらのラッチされた論理値は、いかなるスプ
リアス論理値なしにＮＯＲプレーン１２によって評価さ
れる。たとえば第４図においては、スプリアス論理値は
ＮＡＮＤプレーンのプリチｉｚ−シフニーズから評価ク
ロックフェーズへ移行する期間中にライン８２上にあら
れれる。しかしながら、ＮＯＲプレーンはクロック信号
のこれらのフェーズにおいては評価ぽず、スプリアス論
理値の評価は避（ブられる。
ＮＯＲプレーン１２によって出力されたライン９４．９
６および９８に沿って与えられる論理値は引き続き第２
のラッチ／インバータ２２のグループによって反転され
、保持される。これらのラッチ／インバータ１００，１
０２，１０４は各々ラッチ／インバータ６８．７０およ
び７２と同様な方法で演算されるが、それらはクロック
信号ＣＫがローレベルでありσＸがハイレベルの間、す
なわちＮＯＲプレーン１２の評価フェーズの間に保持さ
れる。
このラッチ／インバータ２２の第２のグループは、かく
してラッチされた論理信号をラインＸ。
ＹおよびＺ上に与える。ラッチ／インバータ２２のこの
ラッチング機能により、ラインＸ、ＹおよびＺに与えら
れた出力が評価されるべき入力としてＮＡＮＤプレーン
１０の評価フェーズの期間中にフィードバックされる。
このことは望むならば、ＰＬＡが有限の状態の機械とし
て操作を行なうことを可能にする。ラインＸ、Ｙ、およ
びＺ上における論理（ｉ号の出力はＡ、Ｂ、ＣおよびＤ
で表される次のような論理関係で示される。
Ｘ＝　（Ａ−Ｂ−Ｃ−Ｄ）＋　（Ａ−Ｃ−Ｄ）Ｙ＝　（
Ａ−Ｂ−Ｃ−Ｄ）＋　（Ａ−Ｂ−Ｃ）２＝＜″Ｎ−百−
Ｃ−Ｄ）＋　（Ａ−Ｃ−Ｄ）＋（Ａ−Ｂ−Ｃ） このようにラインＸ、Ｙ、およびＺ上で保持された出力
は、入力Ａ、Ｂ、ＣおよびＤに基づいて実行されるべき
論理式に対応している。
それゆえ、本発明であるＰＬＡにより、ＬＳＩやＶＬＳ
Ｉを適用づる場合比較的少数のトランジスタを使用し、
したがって、小さいチップスペースを使用して論理式が
実現される。
更にＰＬＡがこのようにクロックされることにより同等
の複雑性を有するダイナミックＮＭＯ８ＰＬＡあるいは
スタティックＣＭＯＳＰＬＡと比較して少ない消費電力
を保証する。
本発明はＮＡＮＤ論理プレーンおよびＮＯＲ論理プレー
ンを採用した上記実施例によって示したが、本発明は論
理プレーンの他の組み合わせによっても同様に適用する
ことができる。
また、上記した実施例では単一のクロックおよび相補の
信号のクロックの特定の位相でクロックされるＮＡＮＤ
プレーンとＮＯＲプレーンを示したが、本発明は、それ
らが正確に２つの論理プレーンのプリチャージおよび評
価を同期さける限り、お互いに正確な相補性を有してい
ない２つのクロックイに号を採用しても可能である。
更に、上記実施例に示される特定の回路構成およびｐ型
、ｎ型トランジスタの特定の選択は、本発明の範囲を逸
脱することなく変更及び修正が可能である。
〔発明の効果） 以上説明してきたように、本発明のプログラマブル論理
アレイによれば、単一のクロック信号および相補クロッ
ク信号を用いて実行されるＣＭＯＳダイナミック論理を
用いるようにしているため、チップ面積を縮減Ｊること
ができる上、電力消費量を低減することができる。
【図面の簡単な説明】
第１図は、本発明のプログラマブル論理アレイの全体を
示すブロック概要図、第２図は第１図に示した論理プレ
ーンのｎおよびｐ型デバイスの構造を示すブロック概要
図、第３図はＰＬＡによって代表的な論理式が実行され
るようにした本発明の実施例プログラマブル論理アレイ
の概要図、第４図は第３図の回路操作を示すタイムチｊ
ｚ−トを示す図である。 １０・・・ＮＡＮＤプレーン、　１２・・・ＮＯＲプレ
ーン、　１４・・・入力、　　１６・・・出力、　　１
８・・・クロック、　２０・・・第１のラッチ／インバ
ータ、２２・・・第２のラッチ／インバータ。 手続ネ甫正書（方式） 昭和６２年２月１２日

Claims (1)

  1. 【特許請求の範囲】 １、クロック信号及び相補クロック信号を供給するクロ
    ック手段と、 複数個の外部から供給される入力論理信号を入力し、前
    記クロック信号及び前記相補クロック信号によりその演
    算タイミングを制御して、この論理信号に所定の第１の
    論理演算を行い、前記論理演算に対応する第１の論理出
    力信号を発生する第１のアレイ論理手段と、 前記第１の論理アレイ手段から前記第１の論理出力信号
    を入力し、前記クロック信号の所定の位相の期間保持す
    るラッチ手段と、 この保持された第１の論理出力信号を入力し前記相補ク
    ロック信号に同期してこの論理出力信号に所定の第２の
    論理演算を行い、この演算結果を第２の論理出力信号と
    して発生する第２の論理アレイ手段とを具えるダイナミ
    ックＣＭＯＳ論理を用いるプログラマブル論理アレイ。 ２、前記第１の論理アレイ手段は１個乃至複数の選択さ
    れた入力論理信号を入力し、この入力論理信号に対応す
    る相補論理信号を発生する１個乃至複数のインバータ論
    理ゲートを有し、前記相補論理信号及び前記入力論理信
    号のうちの選択された信号に関しＮＡＮＤ論理演算を行
    う特許請求の範囲第１項記載のプログラマブル論理アレ
    イ。 ３、前記第１の論理アレイ手段は、 前記相補クロック信号に応答してＮＡＮＤ論理演算を行
    うＮＡＮＤ論理手段と、 前記クロック信号に応答して前記入力論理信号のうちの
    選択された信号に関しＮＯＲ演算を行うＮＯＲ論理手段
    と、 前記クロック信号に応答して前記入力論理信号のうちの
    選択された信号に関し論理相補演算を行い、論理相補信
    号を発生するインバータ手段とを具え、 前記ＮＡＮＤ論理手段は前記入力信号、ＮＯＲ出力信号
    及び論理相補信号のうちの選択された信号に関しＮＡＮ
    Ｄ論理演算を行う特許請求の範囲第１項記載のプログラ
    マブル論理アレイ。 ４、前記第１の論理アレイ手段はＮＡＮＤゲート、イン
    バータゲート及びＮＯＲゲートのアレイを具え、前記第
    ２の論理アレイ手段はＮＯＲゲートのアレイを具える特
    許請求の範囲第１項記載のプログラマブル論理アレイ。 ５、前記第１の論理アレイ手段は複数個の第１の論理ゲ
    ートを具え、前記第１の論理ゲートは前記クロック信号
    の第１の位相の期間中に所定の出力にプリチャージされ
    、前記論理ゲートの論理状態は前記クロック信号の第２
    の位相の期間中に評価され、前記第２の論理アレイ手段
    は複数個の第２の論理ゲートを具え、前記第２の論理ゲ
    ートは前記相補クロック信号の第１の位相の期間中にプ
    リチャージされ、前記第２の論理ゲートの論理状態は前
    記相補クロック信号の第２の位相の期間中に評価される
    特許請求の範囲第１項記載のプログラマブル論理アレイ
    。 ６、複数個の入力信号を入力する複数個の入力手段と、 １個のクロック信号と１個の相補クロック信号とを発生
    するクロック手段と、 前記入力論理信号を入力しこの信号に関し所定の論理演
    算を行い、複数個の第１の出力論理信号を出力する第１
    の論理プレーン手段とを具え、前記第１の論理プレーン
    手段は電圧供給源に接続され、そのうちの或るものは前
    記クロック信号を入力するよう選択され、或るものは前
    記相補入力信号を入力するよう選択され、前記電圧供給
    源に向う導電径路を選択的に形成する第１の複数個のク
    ロックされたＰ型トランジスタ手段と、回路接地に接続
    され、或るものは前記クロック信号を入力するよう選択
    され、或るものは前記相補クロック信号を入力するよう
    選択され、前記回路接地に向う導電径路を選択的に形成
    する１個乃至複数個のクロックされたｎ型トランジスタ
    手段と、 前記入力信号のうちの選択された信号を入力し、ｎ段階
    出力論理信号を出力する複数個のｎ型トランジスタ手段
    と、 前記入力信号のうち選択された信号と前記ｎ段階出力論
    理信号のうちの選択された信号を入力し、前記第１の出
    力論理信号を出力する複数個のＰ型トランジスタ手段と
    を有するものであり、 更に、前記第１の出力論理信号、前記クロック信号及び
    前記相補クロック信号に応答して前記第１の出力論理信
    号に関し論理反転演算を行い、これに対応して複数個の
    ラッチされた出力信号を出力する第１のラッチ手段と、 前記複数個のラッチされた出力信号を入力し、この信号
    に第２の所定の論理演算を行い、出力論理信号を発生す
    る第２の論理プレーン手段とを具え、 前記第２の論理プレーン手段は、 前記電圧供給源に接続され、前記相補クロック信号を入
    力し、前記相補クロック信号に応答して前記電圧供給源
    に向う導電径路を選択的に形成する第２の複数個のクロ
    ックされたＰ型トランジスタ手段と、 前記回路接地に接続され、前記相補クロック信号を入力
    し、前記相補クロック信号に応答して回路接地に向う導
    電径路を選択的に形成する１個乃至複数個のクロックさ
    れたｎ型トランジスタ手段と、 前記クロックされたＰ型トランジスタ手段及び前記クロ
    ックされたｎ型トランジスタ手段とに接続され、前記ラ
    ッチされた出力信号を入力し、前記出力論理信号を発生
    する複数個のｎ型トランジスタ手段とを有するものであ
    る電圧供給源と回路接地とを有するＣＭＯＳ集積回路に
    設けられるプログラマブル論理アレイ。 ７、複数の入力論理信号を入力する複数の入力と、 クロック及び相補クロックの信号源と、 選択された入力に接続される１又は複数のｎ型トランジ
    スタを有し前記クロック信号に応答するｎ型トランジス
    タブロックと、選択された入力に接続される１乃至複数
    のＰ型トランジスタを含み前記相補クロック信号及び前
    記ｎチャンネルブロックに応答するＰ型トランジスタブ
    ロックとを備え、所定の論理演算を実行する第１の論理
    手段をもつ第１の論理プレーンとを具え、 前記第１の論理プレーンは選択された入力論理信号に関
    して実行される所定の論理演算に対応して１乃至複数の
    第１の出力信号を発生するものであり、 更に、前記クロック信号の所定の位相期間に前記第１の
    出力信号を入力しこの第１の出力信号をラッチするクロ
    ックされたラッチ手段と、 前記ラッチされた出力信号に関して所定の論理演算を実
    行し、第２の出力信号を発生する第２の論理手段を持つ
    第２の論理プレーンとを具え、前記第２の論理手段の夫
    々は前記相補クロック信号に応答するｎチャンネルトラ
    ンジスタブロックを有し、選択されたラッチ出力信号を
    出力するものであるＣＭＯＳプログラマブル論理アレイ
    。 ８、複数の入力信号を入力する複数の入力と、クロック
    及び相補クロックの信号源と、 選択された入力に接続される１乃至複数のｎ型トランジ
    スタを有し前記クロック信号に応答するｎ型トランジス
    タブロックと、選択された入力に接続される１乃至複数
    のＰ型トランジスタを含み前記相補クロック信号及び前
    記ｎチャンネルブロックに応答するＰ型トランジスタブ
    ロックとを備え、所定の論理演算を実行する第１の論理
    手段をもつ第１の論理プレーンとを具え、 前記第１の論理プレーンは選択された入力論理信号に関
    して実行される所定の論理演算に対応して１乃至複数の
    第１の出力信号を発生するものであり、 更に、前記クロック信号の所定の位相の期間に前記第１
    の出力信号を入力しこの第１の出力信号をラッチするク
    ロックされた第１ラッチ手段と、前記ラッチされた出力
    信号に関して所定の論理演算を実行し、第２の出力信号
    を発生する第２の論理手段を持つ第２の論理プレーンと
    を具え、前記第２の論理手段の夫々は前記相補クロック
    信号に応答するｎチャンネルトランジスタブロックを有
    し、選択されたラッチ出力信号を出力するものであり、
    更に、前記相補クロック信号の所定の位相の期間に、前
    記第２の出力信号を入力しこの第２の出力信号をラッチ
    するクロックされた第２のラッチ手段とを具えるＣＭＯ
    Ｓプログラマブル論理アレイ。
JP61250599A 1985-10-21 1986-10-21 プログラマブル論理アレイ Pending JPS62168424A (ja)

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