JPH03231515A - プログラマブル論理装置 - Google Patents

プログラマブル論理装置

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JPH03231515A
JPH03231515A JP2026603A JP2660390A JPH03231515A JP H03231515 A JPH03231515 A JP H03231515A JP 2026603 A JP2026603 A JP 2026603A JP 2660390 A JP2660390 A JP 2660390A JP H03231515 A JPH03231515 A JP H03231515A
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signal
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JP2026603A
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Hiroshi Shinohara
尋史 篠原
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
    • H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明はプログラマブル論理装置に関し、特に、外部
からのクロック信号に同期して積項線および和項線のプ
リチャージならびに積項線および和項線出力の判定・評
価を行なう同期型プログラマブル論理装置に関する。
〔従来の技術］ 近年、論理回路の設計および高集積化を容易に行なうた
めに、プログラマブル・ロジック・アレイ（ＰＬＡ）お
よびプログラマブル・ロジック・デバイス（ＰＬＤ）と
呼ばれる論理装置が広く用いられている。このプログラ
マブル論理装置は、組合わせ論理が積和型論理で表現さ
れることを利用したものであり、複数の入力信号のうち
任意の入力信号の論理積結果を積項線に出力するＡＮＤ
平面と、このＡＮＤ平面からの積項線のうち任意の積項
線出力の論理和をとるＯＲ平面とを備える。
ＡＮＤ平面およびＯＲ平面ともに、読出専用メモリ（Ｒ
ＯＭ）と同様にトランジスタアレイを有しており、この
トランジスタアレイパターンをプログラムすることによ
り所定の論理機能を得ることかできる。このプログラマ
ブル論理装置が実現する論理のプログラムは、トランジ
スタの有無あるいはアレイ状に配列されたトランジスタ
への結線の有無を論理“１“Ｏ”に対応させることによ
り行なわれる。
このようなプログラマブル論理装置の１つに、外部クロ
ックに応答してこの入力信号に対する論理演算処理を施
す同期型プログラマブル論理装置がある。
第６図は従来のプログラマブル論理装置の一例を示す図
であり、たとえば、“ＣＭＯ３ＶＬＳＩ設計の原理　シ
ステムの視点から”、富沢等監訳、丸善出版株式会社、
１９８８年発行の第３３２頁に開示されている。第６図
を参照して、プログラマブル論理装置は、入力バッファ
１からの入力に論理積演算を行なって出力するＡＮＤ平
面２ａと、ＡＮＤ２ａ平面からの論理積（積項線）出力
Ａ１ないしＡ４を受は論理和演算処理を施すＯＲ平面４
ａと、ＯＲ平面４ａからの論理和（和項線）出力０１〜
０４をラッチしかつ出力する出力バッファ６を含む。こ
の第６図に示す構成においては２人力４出力の論理回路
の構成が一例として示される。
入力バッファ１は外部からの入力信号ＩＮＩを受は正信
号および反転信号を発生する入力バッファ回路１ａと、
外部から与えられる入力信号ＩＮ２を受は正信号および
反転信号を導出する入力バッファ回路１ｂを含む。入力
バッファ回路１ａは、入力信号ＩＮＩを受は反転して相
補内部データ入力線Ｂ１へ伝達するインバータＩＶ１０
と、インバータｌＶ１Ｏ出力を受けて反転して内部デー
タ入力線Ｂ１へ伝達するインバータＩＶＩＩとを含む。
入力バッファ回路１ｂは、外部からの入力信号ＩＮ２を
受けて反転して相補内部データ入力線Ｂ２上へ伝達する
インバータｌＶ２Ｏと、インバータｌＶ２Ｏ出力を受け
て反転して内部データ入力線Ｂ２上へ伝達するインバー
タＩＶ２１とを含む。
ＡＮＤ平面２ａは、データ入力線Ｂｌ、Ｂｌ。
Ｂ２．Ｂ２と直交する方向に配設された積項線ＡＩ、Ａ
２．Ａ３およびＡ４と、データ入力線Ｂｌ。
Ｂｌ、Ｂ２．Ｂ２と積項線（データ出力線）の交点に選
択的に配置されるトランジスタ素子Ｔ２１〜Ｔ２７とを
含む。積項線Ａ１〜Ａ４の各々と平行に基準電位を伝達
するための電位供給線Ｄ２１〜Ｄ２４が配設される。各
トランジスタ素子Ｔ２１〜Ｔ２７は、絶縁ゲート型電界
効果トランジスタからなり、関連の入力信号線上の信号
電位に応答して導通状態となり、対応の積項線と対応の
電位供給線（Ｄ２ｉ；ｉ＝１〜４）とを接続する。
ＯＲ平面４ａは、ＡＮＤ平面２ａからの積項線Ａ１−Ａ
４上の信号電位をその入力信号として受けるように、積
項線Ａ１〜Ａ４がその内部にまで伸びて配設される。Ｏ
Ｒ平面４ａはさらに、この積項線Ａ１〜Ａ４と交差する
方向に配設され、積項線Ａ１−Ａ４上の任意の信号電位
の論理和をとって出力するための和項線「〜て７と、積
項線Ａ１〜Ａ４と和項線０１〜０４の交点に選択的に配
置されるトランジスタ素子Ｔ４１〜Ｔ４６を含む。和項
線０１〜０４と平行に基準電位（接地電位）を伝達する
ための第２の電位供給線Ｄ４１〜Ｄ４４が設けられる。
トランジスタ素子Ｄ４１〜Ｄ４６の各々は、対応の積項
線Ａｉ　（ｉ＝１〜４）上の信号電位に応答して導通状
態となり、対〔の和項線Ｏｊ　　（ｊ＝１〜４）を第２
の電位供給線Ｄ４ｊへ接続する。
出力バッファ６は、和項線０１〜０４各々に対応して設
けられ、対応の和項線Ｏｉ上の信号電位をラッチしかつ
出力する出力バッファ回路６ａ〜６ｄを含む。出力バッ
ファ回路６ａ〜６ｄの各々は、外部からのクロック信号
ＣＬＫ２に応答して対応の和項線Ｏｉ上の信号電位をラ
ッチまたは通過させるラッチ回路Ｌｉと、ラッチ回路Ｌ
ｉ出力を反転して出力データ０ＵＴｉを出力するインバ
ータを含む。すなわち、出力バッファ回路６ａはクロッ
ク信号ＣＬＫ２に応答して和項線０１上の信号電位をラ
ッチまたは通過させるＬｌと、ラッチ回路Ｌｉ出力を反
転して出力データ０ＵＴ１を出力するインバータＩＶ３
０とを含む。出力バッファ回路６ｂは、和項線０２上の
信号電位をクロック信号ＣＬＫ２に応答してラッチする
ラッチ回路Ｌ２と、ラッチ回路Ｌ２出力を反転して出力
データ０ＵＴ２を導出するインバータＩＶ４０とを備え
る。出力バッファ回路６Ｃは和項線０３上の信号電位を
クロック信号ＣＬＫ２に応答してラッチするラッチ回路
Ｌ３と、ラッチ回路Ｌ３出力を反転して出力信号０ＵＴ
３を導出するインバータＩ　Ｖ２Ｏを含む。出力バッフ
ァ回路６ｄは、クロック信号ＣＬＫ２に応答して和項線
０４上の信号電位をラッチするラッチ回路Ｌ４と、ラッ
チ回路Ｌｉ出力を反転して出力信号０ＵＴ４を導出する
インバータＩＶ６０とを含む。
ＡＮＤ平面２ａの積項線Ａｉを所定電位にプリチャージ
するために、プリチャージ回路３ａが設けられる。プリ
チャージ回路３ａは、外部から与えられるクロック信号
ＣＬＫ１をインバータＩＶ１を介してそのゲートに受け
、積項線Ａ１〜Ａ４の各々を基準電位（電源電位Ｖｄｄ
）にプリチャージするｐチャネルＭＩＳ（絶縁ゲート型
電界効果）トランジスタＦＴ２１〜ＰＴ２４と、インバ
ータＩＶＩからの反転クロック信号ＣＬＫＩに応答して
導通状態となり、電位供給線Ｄ２１〜Ｄ２４の各々を第
２の基準電位（接地電位）Ｖｓｓへ接続するｎチャネル
ＭＩＳトランジスタＮＴ２１〜Ｎ　−Ｔ　２４を含む。
ＯＲ平面４ａの和項線０１〜ｏ４の各々を所定の電位に
プリチャージするために、第２のプリチャージ回路５ａ
が設けられる。プリチャージ回路５ａは、インバータ８
ａからのクロック信号ＣＬＫＯＲに応答して導通状態と
なり、和項線を所定の基準電位Ｖｄｄにプリチャージす
るｐチャネルＭＩＳ）ランジスタＰＴ５１〜ＰＴ５４と
、クロック信号ＣＬＫＯＲに応答して導通状態となり、
電位供給線Ｄ４１〜Ｄ４４の各々を接地電位ＶｓＳにプ
リチャージするｎチャネルＭＩＳトランジスタＮＴ５１
〜ＮＴ５４を含む。
プリチャージ回路５ａの動作タイミングを制御するタロ
ツク信号ＣＬＫＯＲを発生するために、ダミー論理積回
路７ａが設けられる。ダミー論理積回路７ａは、ダミー
積項線ＡＤおよび基準電位供給線Ｄ７０と、ダミー積項
線ＡＤと内部データ入力線Ｂｌ、Ｂｌ、Ｂ２．Ｂ２との
交点に配設されるトランジスタ素子Ｔ７３．Ｔ７４．Ｔ
７５およびＴ７６と、インバータＩＶＩからの反転クロ
ック信号ＣＬＫＩに応答してダミー積項線ＡＤを電源電
位ＶｄｄにプリチャージするｐチャネルＭＩＳトランジ
スタＰＴ７１と、反転クロック信号ＣＬＫＩに応答して
導通状態となり、電位供給線Ｄ７０を接地電位Ｖｓｓに
結合するｎチャネルＭ工ＳトランジスタＮＴ７２とを含
む。
このダミー論理積回路７ａのダミー積項線ＡＤに接続さ
れるトランジスタの個数は、積項線Ａ１〜Ａ４に接続さ
れるトランジスタが接続可能な個数のうちの最大の個数
に等しい。すなわち、この第６図に示す構成においては
、入力バッファ回路ｌａ、ｌｂからそれぞれ正および反
転信号か導出されるため、１−本の積項線に接続可能な
トランジスタの個数は最大４個である。したがってダミ
ー積項線ＡＤには４個のトランジスタ素子が接続される
。このダミー論理積回路７ａ出力ＡＤがインバータ８ａ
を介してプリチャージ回路５ａのプリチャージ動作規定
用クロック信号ＣＬＫＯＲとして用いられる。
このプリチャージ回路３ａとＡＮＤ平面２ａとは、トラ
ンジスタ素子Ｔ２１〜Ｔ２７の配置に従って、入力バッ
ファ１へ与えられる入力信号ＩＮ１、ＩＮ２を入力とす
る同期型ＮＯＲ回路を構成する。同様に、ＯＲ平面４ａ
とプリチャージ回路５ａとは、そのトランジスタ素子Ｔ
４１〜Ｔ４６の配置に従って、ＡＮＤ平面２ａからの積
項線Ａ１−Ａ４上の信号電位を入力とする同期型ＮＯＲ
回路を構成する。次に、その動作についてその動作波形
図である第７図を参照して説明する。
クロック信号ＣＬＫＩとクロック信号ＣＬＫ２とは同時
に“Ｈ”となることがない互いに重なり逢うことのない
２相クロツクである。クロック信号ＣＬＫＩがＨ″のと
き、インバータＩＶＩからの反転クロック信号ＣＬＫＩ
は“Ｌ”となる。
したがって、プリチャージ回路３ａに含まれるｐチャネ
ルＭＩＳ）−ランジスタ（以下、単にｐＭＩＳトランジ
スタと称す）ＰＴ２１〜ＰＴ２４が導通状態となり、一
方、ｎチャネルＭＩＳ（以下、ｎ　Ｍ　Ｉ　Ｓと称す）
トランジスタＮＴ２１〜ＮＴ２４はオフ状態となる。
この場合、ＡＮＤ平面２ａとプリチャージ回路３ａから
なるアンド用同期型ＮＯＲ回路は、プリチャージ期間で
ある。すなわち、積項線（以下出力信号線と称す）Ａｉ
（ｉ＝１〜４）の電位レベルはこの人力バッファ１へ与
えられる入力信号にかかわらず“Ｈ”である。同様に、
ダミー論理積回路７ａにおいても、ｐＭＩＳトランジス
タＰＴ７１がオン状態、ｎＭＩＳ）ランジスタＮＴ７２
がオフ状態であり、出力信号線ＡＤ上の信号電位ＡＤ（
以下の説明においては、信号線とその上に伝達される信
号とを同一の参照符号で示す）は“Ｈ２にある。
一方、ＯＲ平面においては、インＩく一夕８ａ出力であ
るクロック信号ＣＬＫＯＲは“Ｌ”にあり、プリチャー
ジ回路５ａに含まれるｐＭＩｓ）ランジスタＰＴ５１〜
ＰＴ５４はオン状態、ｎ　Ｍ　Ｉ　ＳトランジスタＮＴ
５１ＮＴ５４はオフ状態にある。
したがって、このＯＲ平面４ａとプリチャージ回路５ａ
からなる同期型ＮＯＲ回路もプリチャージ期間にあり、
その出力信号（和項線）Ｑｉ（ｉ−１〜４）もすべて“
Ｈｏレベルにある。
クロック信号ＣＬＫ２は、クロ・ツク信号ＣＬＫ１と逆
相にあるため、このとき、クロ・ツク信号ＣＬＫ２は“
Ｌｏである。この“Ｌ”のクロ・ツク信号ＣＬＫ２に応
答して、出カバ・ソファ６に含まれるラッチ回路Ｌ１〜
Ｌ４はデータ保持状態にあり、前のサイクルでの出力信
号Ｏｉをう・ソチしても）る。
したがって、出力バッファ６からは前のサイクルの出力
信号０ＵＴｉ（ｉ−１〜４）が持続的に保持されかつ出
力されている。
次に、クロック信号ＣＬＫＩが“Ｈｏから“Ｂ２に変化
した場合の動作について説明する。インバータＩＶＩか
らの反転クロック信号ＣＬＫＩが“Ｌ“から“Ｈｏへ立
上がり、ＡＮＤ平面２ａおよびプリチャージ回路３ａか
らなるアンド用同期型ＮＯＲ回路およびダミー論理積回
路７ａは評価状態となる。すなわち、プリチャージ回路
３ａにおいてはｐＭＩｓトランジスタＰ７２１〜ＰＴ２
４がオフ状態、ｎＭＩＳ）ランジスタＮＴ２１〜ＮＴ２
４がオン状態となる。これにより、電位供給線Ｄ２１〜
Ｄ２４は接地電位Ｖｓｓに接続される。同様にダミー論
理積回路７ａにおいても、ｐＭＩＳ）ランジスタＰＴ７
１がオフ状態、ｎ　Ｍ　ＩＳトランジスタＮＴ７２がオ
ン状態となる。これにより電位供給線Ｄ７０が接地電位
Ｖｓｓに接続される。
この結果、ＡＮＤ平面２ａにおいては、データ入力線Ｂ
１．Ｂ１．Ｂ２．Ｂ２とデータ出力線（積項線）Ａｌ−
Ａ４の格子点に配置されたトランジスタＴ２１〜Ｔ２７
のうち、そのゲートに“Ｈ“の電位が伝達されているト
ランジスタが存在する場合、そのトランジスタが接続さ
れる出力線Ａｊの電位はその導通状態のトランジスタ素
子を介して放電され“Ｈｏから“Ｌ”レベルに立下がる
。
ＡＮＤ平面２ａにおいて、そのゲートに“Ｈｏが伝達さ
れていないトランジスタ素子のみが接続されている出力
線Ａｊは、ノ＼イインピーダンス状態の“Ｈルベルを維
持する。
たとえば、第７図に示す動作波形図において、入力信号
ＩＮＩが“Ｌｏであり、入力信号ＩＮ２が“Ｈ”の場合
を考える。この場合、オン状態となるトランジスタ素子
は、トランジスタ素子Ｔ２１、Ｔ２３．Ｔ２６およびＴ
２７である。したがって、出力信号線入３はハイインピ
ーダンス状態の“Ｈ°レベルを維持し、出力信号線Ａｌ
、　Ａ２およびＡ４はそのオン状態のトランジスタ素子
を介して放電され“Ｌ°レベルへとその電位が立下がる
。
このとき、出力信号線Ａ２に接続されるオン状態のトラ
ンジスタの数は２であり、出力信号線Ａ１、Ａ４に接続
されるオン状態のトランジスタの数は１である。この出
力信号線Ａｉの電位レベルが“Ｈ”から“Ｌ”に移行す
る速度は、それに接続されるオン状態のトランジスタの
数にほぼ逆比例するので、２つのオン状態のトランジス
タ素子が接続される出力信号線Ａ２の放電速度が速く、
１個のオン状態のトランジスタ素子が接続される出力信
号線ＡＩ、Ａ４の放電速度は遅い。
ダミー論理積回路７ａは、入カバッファエからの入力信
号をすべてその入力としており、各入力信号線対応にト
ランジスタ素子が設けられている。
したがって入力の数と同一の数だけのトランジスタ素子
（第６図においては２個のトランジスタ）が常にオン状
態となる。したがって、出力信号線ＡＤは、出力信号線
Ａｉにおける放電速度のうち最も速いものと同一または
それより速い速度で“Ｌ”へ移行する。
このダミー論理出力信号線ＡＤ上の信号ＡＤの電位変化
に応答して、インバータ８ａからのクロック信号ＣＬＫ
ＯＲはその電位レベルが“Ｌｏから“Ｈ”に変化する。
このクロック信号ＣＬＫＯＲに応答して、プリチャージ
回路５ａのプリチャージ動作が完了し、ＯＲ平面４ａお
よびプリチャージ回路５ａからなるオア用同期型ＮＯＲ
回路は評価状態となる。
すなわち、プリチャージ回路５ａに含まれるｐＭＩＳト
ランジスタＰＴ５１〜ＰＴ５４がオフ状態となり、ｎＭ
ＩＳ）ランジスタＮＴ５１〜ＮＴ５４がオン状態となる
ので、電位供給線Ｄ４１〜Ｄ４４が接地電位Ｖｓｓに接
続され、出力信号線０１〜０４は電源電位Ｖｄｄから切
離される。
ＯＲ平面４ａにおいては、ＡＮＤ平面２ａがらの出力信
号線（積項線）Ａｌ−Ａ４とＯＲ平面４ａの出力信号線
（和項線）０１〜０４の交点に対応する格子点に配置さ
れたトランジスタ素子Ｔ４１〜Ｔ４６のうち、そのゲー
トに“Ｌ″の電位が伝達されるトランジスタ素子かオン
状態となる。
したがって、ＯＲ平面に４ａにおいて、オン状態のトラ
ンジスタ素子に接続される和項線Ｏｊの電位は“Ｈ゛か
ら“Ｌ″へ移行する。このようなオン状態のトランジス
タ素子が接続されていない和項線Ｏｊは“Ｈ”のハイイ
ンピーダンス状態に留まる。
第７図に示す動作波形図のように、積項線Ａ３のみが“
Ｈ゛レベルあり、積項線ＡＩ、Ａ２およびＡ４のレベル
が“Ｌ“の場合はＯＲ平面４ａにおいてはトランジスタ
素子Ｔ４２のみがオン状態であり、残りはすべてオフ状
態になる。したがって、和項線０２の電位が“Ｈ“から
“Ｌ”へ変化する。このとき、積項線Ａ１およびＡ４の
電位変化速度は第７図に示すように遅いため、クロック
信号ＣＬＫＯＲが“Ｌ″から′Ｈ″へ立上がる期間と積
項線Ａ１およびＡ４が“Ｌ″から“Ｌ”へ移行する変化
期間において、この“Ｈ゛と“Ｌ”の間の中間電圧でオ
ーバラップする期間か生じる。
すなわち、クロック信号ＣＬＫＯＲの立上がりに応答し
てプリチャージ回路５ａにおいてｎ　Ｍ　Ｉ　Ｓトラン
ジスタか導通状態となりかつＯＲ平面４ａこおいてオフ
ずべきトランジスタ素子が依然オン状態を持続する期間
が生じる。したがってこのオーバラップ期間においては
、このオン状態のトランジスタ（第６図においてトラン
ジスタ素子Ｔ４１、Ｔ４６）を介してその電位が放電さ
れ低下する。すなわち、第７図において矢印Ａで示すよ
うに、和項線０１．０４上の信号電位はこの積項線ＡＩ
、Ａ４の放電速度が遅いために若干その電位が低下し中
間の成る電圧にまで低下する。
一方、クロック信号ＣＬＫ］が“Ｌ″レベル立下がると
、その逆相のクロック信号ＣＬＫ２は“Ｈ“へ立上がる
。これに応答して出力バッファ６に含まれるラッチ回路
Ｌ］〜Ｌ４はその入力部に与えられる信号をそのまま出
力部へ伝達するスルー状態となる。したがって、出力バ
ッファ回路６８〜６ｄからの出力信号０ＵＴｔは、この
クロック信号ＣＬＫ２のＨ′への立上がりに応答して、
和項線Ｏｉのプリチャージ電圧を受けて一旦“Ｌ”レベ
ルとなる。この後和項線０１〜Ｏ４の電位変化に応答し
てこの出力信号０ＵＴｉも変化する。このとき、中間電
圧に保持された和項線０１．０４の中間電圧は、出力バ
ッファ６の入力論理しきい値（ラッチ回路Ｌ１〜Ｌ４の
論理しきい値電圧）よりも高いため、“Ｈ”とみなされ
る。
上述の動作により、出力バッファ６からは入力信号ＩＮ
ｉに対し所定の論理演算処理を施した出力信号０ＵＴｉ
が出力される。この入力信号ＩＮｉと出力信号ＯＵＴ　
ｉとの関係は、プログラム状態、すなわち、ＡＮＤ平面
２ａおよびＯＲ平面４ａ４に配置されるトランジスタ素
子の配置方法に依存する。
クロック信号ＣＬＫ２が“Ｌルベルへ立下がると、出力
バッファ６に含まれるラッチ回路Ｌ１〜Ｌ４の各々は、
与えられた信号をラッチし、持続的に出力する。
上述の実施例の構成において、入力信号ＩＮｉと出力信
号０ＵＴｆとの対応関係は、 ０ＵＴ１璽ＩＮＩ争ＩＮ２． ０ＵＴ２−ＩＮＩ・ＩＮ２． ０ＵＴ３−ＩＮＩ・ＩＮ２． ０ＵＴ４−ＩＮＩ、 である。
次に、クロック信号ＣＬＫＩが“Ｌ”から“Ｈ”へ移行
すると、まずＡＮＤ平面２ａおよびプログラム回路３ａ
からなる同期型ＮＯＲ回路およびダミー論理積回路７ａ
はプリチャージ状態となる。
このダミー論理積回路７ａのプリチャージ状態への移行
に応答してインバータ８ａからのクロック信号ＣＬＫＯ
Ｒが“Ｈ”から“Ｌ”へ変化する。
これにより、ＯＲ平面およびプリチャージ回路５ａから
なる同期型ＮＯＲ回路がプリチャージ状態となる。これ
により、出力バッファ６に含まれるラッチ回路Ｌ１〜Ｌ
４においてラッチされたデータを除いてこの・論理装置
は初期状態へ復帰する。
［発明が解決しようとする課題］ 従来のプログラマブル論理装置は上述のように構成され
ており、ＯＲ平面のプリチャージ／評価動作制御を、ダ
ミー論理積回路からの出力信号を用いて行なっている。
したがって、ＡＮＤ平面の評価開始後にＯＲ平面を評価
状態へ移行させることが可能である。
しかしながら、ＯＲ平面の動作制御用のクロック信号を
導出するインバータ８ａは、ＯＲ平面用プリチャージ回
路５ａのトランジスタＰＴ５１〜ＰＴ５４およびＮＴ５
１〜ＮＴ５４を駆動するため大きな駆動能力を有してお
り、クロック信号ＣＬＫＯＲ立上がり速度は大きい。し
たがって、常に、ＯＲ平面用プリチャージ回路５ａのプ
リチャージ動作完了時点において、まだ、積項線の放電
が十分に行なわれておらず、評価状態においてオフすべ
きトランジスタ素子がオン状態を維持している期間が発
生する。このため、“Ｈ”レベル電位を維持すべき和項
線Ｏｉの電位が中間電位に低下し、出力バッファにおい
て誤った信号電位が検出されかつ出力される危険性、が
増大する。
和項線の中間電位への低下程度は論理装置の規模か大き
くなるにつれて大きくなる。その理由は、入力信号数が
多くなるほど積項線Ａｉの最小放電速度とダミー論理積
回路７ａの出力信号ＡＤの変化速度との差が大きくなり
、また、一方、出力信号数が増大すれば応じてＯＲ用プ
リチャージ回路５ａのプリチャージトランジスタの数も
増大するため、駆動能力の大きいインバータ・バッファ
８ａが用いられるため、クロック信号ＣＬＫＯＨの変化
速度が積項線Ａｉの電位変化速度を大きく上回るからで
ある。すなわち、プリチャージ完了後、ＯＲ平面におい
てオフすべきトランジスタが、和項線のハイインピーダ
ンス状態においてオン状態を保持する時間が長くなり、
このため、このようなトランジスタを介してハイインピ
ーダンス状態の和項線電位を放電する時間が長くなるか
らである。
また、出力バッファはその入力段に基準電位Ｖｄｄと基
準電位Ｖｓｓとの間に接続されたＣＭＯ８（相補接続さ
れた絶縁ゲートトランジスタ）インバータを含むのが一
般的であり、このような和項線上の中間電位によりＣＭ
ＯＳインバータのｐＭＩＳトランジスタおよびｎＭＩＳ
ｈランジスタがともにオン状態となり、そこに貫通電流
が流れ消費電力か増大するという問題も発生する。
さらに、ＡＮＤ平面およびＯＲ平面の動作制御用のクロ
ック信号と、出力バッファにおけるラッチ動作を制御す
るためのクロック信号と２つのクロック信号を用いる必
要があり、このためクロック信号の配線占有面積が増大
するとともに、高速動作時において、互いに重なり合う
べきではない２相のクロック信号に重なり合う部分が生
じ、正確な論理動作を行なうことができなくなるととも
に、この２相りロック信号のタイミング設計が困難にな
るという問題が生じる。
またさらに、積項線および和項線番々に対応して、放電
用の電位供給線が設けられており、信号配線占有面積が
増大し、論理装置の高集積化に対する大きな障害となる
問題があった。
またさらに、ダミー論理積回路出力を用いてＯＲ平面の
プリチャージおよび評価動作を制御する構成の場合、１
動作サイクル時間は、ＯＲ平面の評価完了時点は和項線
上の電位が確定しかつ出力バッファによるこの確定電位
のラッチまでに要する時間に依存し、この時間にはマー
ジンを見込む必要があるため、ＯＲ平面のプリチャージ
タイミングをそれほど早く設定することができず、高速
の論理装置を得ることが困難であるという問題があった
。
それゆえ、この発明の目的は、上述の従来のプログラマ
ブル論理装置の有する欠点を除去する改善されたプログ
ラマブル論理装置を提供することである。
この発明の他の目的は、誤動作することなく高速動作す
るプログラマブル論理装置を提供することである。
この発明の他の目的は、信号配線占有面積を低減すると
ともに容易にＯＲ平面プリチャージ／評価制御用クロッ
ク信号を装置規模にかかわることなく最適なタイミング
で発生することのできるプログラマブル論理装置を提供
することである。
この発明のさらに他の目的は、低消費電力で確実に高速
動作することのできる高集積化に適したプログラマブル
論理装置を提供することである。
この発明のさらに他の目的は、ＯＲ平面におけるプリチ
ャージタイミングの早期化およびプリチャージ時間を短
縮することかできる高速動作可能なプログラマブル論理
装置を提供することである。
この発明のさらに他の目的は、ＡＮＤ平面およびＯＲ平
面プリチャージ／制御用動作タイミングと出力バッファ
におけるラッチ動作のタイミングを、高速性を損なうこ
となく容易に設計することのできるプログラマブル論理
装置を提供することである。
［課題を解決するための手段］ この発明に係るプログラマブル論理装置は、入力信号に
所定の論理処理を施すための第１の論理平面と、第１の
論理平面からの出力信号にさらに論理処理を施す第２の
論理平面と、入力信号にかかわらず常に論理動作を行な
って同一の出力信号を導出する第１のダミー論理回路と
、第１のダミー論理回路を出力を受ける第２のダミー論
理回路とを含む。
第１のダミー論理回路は、第１の論理平面における出力
信号線の最悪の電位変化速度と同一の電位変化速度で出
力信号状態を変化させる手段を含む。すなわち、第１の
ダミー論理回路は、第１の論理平面における１本の出力
信号線に接続可能な最大個数と同一数のトランジスタ素
子が接続される出力信号線を有し、このうちの１個のト
ランジスタ素子のみが常時オン状態に設定され、残りの
トランジスタ素子はすべて常時オフ状態とされる。
第２のダミー論理回路は、第２の論理平面における１本
の入力信号線に接続可能な最大個数のトランジスタ素子
が与える容量と同一の負荷容量が接続される入力信号線
を有する。
第１の論理平面の出力信号線と第２の論理平面の入力信
号線との間には第１のバッファ回路が設けられ、第１の
ダミー論理回路の出力信号線と第２のダミー論理回路の
入力信号線との間に第２のバッファ回路が設けられる。
この第１および第２のバッファ回路は、関連の出力信号
線上の電位に応答して関連の入力信号線を高速で駆動す
る。
この発明に係るプログラマブル論理装置は、さらに、外
部から与えられるクロック信号に応答して内部制御用ク
ロック信号を発生するクロック発生手段と、このクロッ
ク発生手段からのクロック信号に応答して第１の論理平
面および第１のダミー論理回路の出力信号線を所定電位
にプリチャージする第１のプリチャージ手段と、クロッ
ク発生手段からのクロック信号と第２のバッファ回路出
力とに応答して第２のクロック信号を発生する第２のク
ロック発生手段と、この第２のクロック発生手段からの
クロック信号に応答して、第２の論理平面における出力
信号線を所定電位にプリチャージする第２のプリチャー
ジ手段を備える。
第〕の論理平面、第２の論理平面および第１のダミー論
理回路の各々は、出力信号線が２本ずつグループ化され
、この２本の対をなす出力信号線に対して共通に１本の
、プリチャージ電位と異なる第２の基準電位を供給する
電位供給線を有する。
第１の論理平面、第２の論理平面および第１のダミー論
理回路のトランジスタ素子の各々は、関連の入力信号線
上の信号電位に応答して関連の出力信号線を選択的に関
連の基準電位供給線に接続する。
この発明によるプログラマブル論理装置は、第］の論論
理面のプリチャージ動作制御用の第１のクロック信号を
所定時間遅延させて伝達するクロック遅延手段と、この
クロック遅延手段からの遅延クロック信号に応答して、
第２の論理平面の出力信号線上の信号電位をラッチする
ラッチ回路とを備える。クロック遅延手段が有する遅延
時間は、この第１のクロック信号が第２の論理平面用プ
リチャージ回路へ伝達されるまで要する遅延時間よりも
短い時間に設定される。
［作用］ 第１のダミー論理回路は、第１の論理平面における最悪
の電位、変化速度と同一またはそれ以下の速度で出力信
号を変化させる。第２の論理平面のプリチャージ動作は
、第２のダミー論理回路の入力信号線電位に応答して完
了する。第２のダミー論理回路の入力信号線電位は、第
２の論理平面の入力信号線の最悪の電位変化速度と同一
またはそれ以下の速度で変化する。したがって、第２の
論理平面のプリチャージ完了および評価開始は、第２の
論理平面においてオフすべきトランジスタ素子がすべて
オフ状態へ移行した後に行なわれるので、第２の論理平
面における出力信号線電位が中間電位へ低下することが
防止される。
また、第１および第２の論理平面において、２本の出力
信号線に共通に１本の基準電位供給線が設けられるため
、信号配線占有面積を低減することができる。
さらに、出力ラッチ回路動作制御用クロックとプリチャ
ージ／評価動作制御用クロックとを同一のクロック発生
源からのクロックを用いてその遅延時間のみを異ならせ
て用いている。これにより、クロック信号配線の占有面
積を低減することができるとともに、出力ラッチおよび
第１および第２の論理平面におけるプリチャージ／評価
用のタイミング設計が容易となる。
また、タロツク発生源からのクロックと第２のダミー論
理回路への入力とに応答して第２の論理平面のプリチャ
ージ制御用クロックを作製しているので、第２の論理平
面における入力信号線電位の確定状態後に第２の論理平
面におけるプリチャージ動作を完了させてその評価状態
へ移行させることができ、かつ第２の論理平面における
プリチャージ開始をクロック発生源からのクロックによ
り設定することができ、第２の論理平面における評価状
態への悪影響を及ぼすことがなくプリチャージ開始タイ
ミングを早く設定することが可能となる。
［発明の実施例］ 第１図はこの発明の一実施例であるプログラマブル論理
装置の構成の一例を示す図である。この第１図に示す論
理装置は、第６図に示す従来の論理装置と同じ論理動作
を行ない、対応する部分には同一の参照番号が付されて
いる。
第１図を参照して、論理装置は、入力バッファ回路１ａ
、ｌｂから所定の論理処理を行なうためのＡＮＤ平面２
ｂおよびＡＮＤ平面プリチャージ用プリチャージ回路３
ｂと、ＡＮＤ平面２ｂからの出力信号に所定の論理処理
をさらに施して出力するＯＲ平面４ｂと、ＯＲ平面４ｂ
出力をラッチしかつ出力する出力バッファ６を備える。
ＡＮＤ平面２ｂおよびプリチャージ回路３ｂは、２本ず
つ出力信号線がグループ化され、隣接する２本の対をな
す出力線に対して１本の基準電位供給線ＣＤ１．ＣＤ２
が設けられる。すなわち、基準電位供給線ＣＤＩは、積
項線Ａ１およびＡ２に対して共通に設けられ、基準電位
供給線ＣＤ２は積項線Ａ３およびＡ４に共通に設けられ
る。このＡＮＤ平面２ｂおよびプリチャージ回路３ｂは
、アンド用同期型ＮＯＲ回路を構成する。
ＯＲ平面４ｂにおけるプリチャージ／評価動作を制御す
るクロック信号を発生するために、ダミー論理積回路７
ｂおよびダミー論理和回路１０およびインバータバッフ
ァ回路８ｂが設けられる。
ダミー論理積回路７ｂは、対をなすダミー論理出力信号
線ＡＤＩおよびＡＤ２を備える。そのダミー論理出力信
号線ＡＤＩおよびＡＤ２に対し共通に基準電位供給線Ｃ
Ｄ７０が設けられる。ダミー論理積回路７ｂの出力信号
線ＡＤＩおよびＡＤ２には、ＡＮＤ平面２ｂにおいて１
本の積項線に接続可能な最大個数のトランジスタ素子（
すなわち第１図に示す実施例においては２個）と同一個
数のトランジスタが接続される。すなわち、ダミー論理
出力信号線ＡＤＩにはトランジスタＴ７０１およびＴｌ
Ｏ２が接続され、出力信号線ＡＤ２にはトランジスタ素
子Ｔ７０２および７０４が接続される。トランジスタ素
子Ｔ７０１．Ｔ７０２およびＴｌＯ２はそのゲートか第
１の基準電位■ｄｄに接続されており常時オン状態とな
る。トランジスタ素子Ｔ７０３はそのゲートが第２の基
準電位Ｖｓｓに接続され、常時オフ状態とされる。
これにより、出力信号線ＡＤＩの電位変化速度（放電速
度）はＡＮＤ平面における積項線の放電速度のうち最悪
の放電速度と同一またはそれ以下の速度に設定される。
ダミー論理和回路１０は入力信号線ＡＤＢＩおよびＡＤ
Ｂ２を有する。この入力信号線ＡＤＢＩおよびＡＤＢ２
には、それぞれＯＲ平面における入力信号線に接続可能
な最大個数のトランジスタ素子か与える負荷容量と同一
の負荷容量か接続される。すなわち、入力信号線ＡＤＢ
Ｉには、ＯＲ平面の出力数と同一（第１図に示す実施例
においては４個）の容量ＣＡＩ、ＣＡ２．ＣＡ３および
ＣＡ４が接続され、入力信号線ＡＤＨ２には、容量ＣＡ
５．ＣＡ６．ＣＡ７およびＣＡ８が接続される。容量Ｃ
ＡＩ〜ＣＡ８は、ＭＩＳトランジスタのソースおよびド
レインを基準電位供給線に接続することにより形成され
る。
ＯＲ平面４ｂにおいても、出力信号線が２本ずつ対をな
して配設されており、この２本の対をなす出力信号線に
対して１本の基準電位供給線ＣＤ３およびＣＤ４がそれ
ぞれ設けられる。
このダミー論理和回路１０における負荷容量により、こ
の入力信号線ＡＤＢＩおよびＡＤＢ２の入力信号の電位
を、ＯＲ平面４ｂにおける入力信号線ＡＢＩ〜ＡＢ４の
最悪の変化速度と同一の変化速度またはそれ以下の変化
速度で変化させることが可能となる。
ＯＲ平面４ｂおよびダミー論理和回路１０の入力信号線
ＡＢＩ〜ＡＢ４ならびにＡＤＢＩおよびＡＤＢ２の信号
変位をできるだけ速くするために、出力信号線Ａ１〜Ａ
４ならびにＡＤＩおよびＡＤ２の信号電位を受けるバッ
ファ回路９が設けられる。バッファ回路９の各々は２段
の縦続接続されたインバータＩＶ９０およびＩＶ９１か
ら構成される。
プリチャージ回路５ｂの動作を制御するためにクロック
信号ＣＬＫＯＲを発生するバッファ回路８ｂは、インバ
ータＩＶ８０により構成される。
このバッファ回路８ｂは、ダミー論理和回路１０の入力
信号線ＡＤＢＩ上の信号電位に応答してプリチャージ制
御用クロック信号ＣＬＫＯＲを発生する。これにより、
クロック信号ＣＬＫＯＲは、ＯＲ平面４ｂにおける最も
変化速度の遅い入力信号線上の信号電位が確定した後に
発生され、プリチャージ回路５ｂのプリチャージ動作を
完了させることか可能となる。
ここで、ダミー論理積回路７ｂは、ＡＮＤ平面２ｂおよ
びプリチャージ回路３ｂに隣接して配設され、ダミー論
理和回路１０は、ＯＲ平面４ｂまたはプリチャージ回路
５ｂの隣接して設けられる。
これはレイアウトを容易に行なうためである。さらに、
ダミー論理回路７ｂおよび１０がそれぞれ２本の出力信
号線ＡＤＩ、ＡＤＢ２および入力信号線ＡＤＢＩ、ＡＤ
Ｂ２を有しているのは、ＡＮＤ平面２ｂにおける配線パ
ターンを繰返して容易に論理装置を設計することを可能
とするためである。
出力バッファ６に含まれるラッチ回路Ｌ１〜Ｌ４のラッ
チ動作を制御するためのクロック信号は、クロック発生
回路１５および１６を介して伝達される。クロック発生
回路１５は、外部から与えられるクロック信号ＣＬＫを
、プリチャージ回路３ｂおよびダミー論理積回路７ｂに
含まれるプリチャージ回路へ伝達するとともに、その内
部に含まれるインバータＩＶ１５を介してクロック遅延
回路１６へ伝達する。クロック発生回路１５は２段の縦
続接続されたインバータＩＶ１５およびＩＶ１６を有し
ており、クロック遅延回路１６は１段のインバータバッ
ファＩＶ１７を有している。したかって、出力バッファ
６に含まれるラッチ回路Ｌｌ−Ｌ４のラッチ動作は、外
部から与えられるクロック信号ＣＬＫと同相のクロック
信号により制御される。
この構成において、出力バッファ６におけるラッチ回路
Ｌ１〜Ｌ４へ伝達されるクロック信号は、クロック信号
ＣＬＫがインバータＩＶ１５および１ｖ１７を介して２
段の論理ゲートによる遅延を受けるだけであるのに対し
、ＯＲ平面におけるプリチャージ回路５ｂにおけるクロ
ックＣＬＫＯＲは、インバータＩＶ１５．ＩＶ１６、ダ
ミー論理積回路７ｂ、バッファ回路９およびインバータ
バッファ回路８ｂと合計６段の論理ゲートによる遅延時
間を有している。次に動作についてその動作波形図であ
る第２図を参照して説明する。
まずクロック信号ＣＬＫが“Ｌ″の期間は、プリチャー
ジ回路３ｂに含まれるｐＭＩＳ）ランジスタＰＴ２０１
〜ＰＴ２０４はオン状態、ｎ　Ｍ　ＩＳトランジスタＮ
Ｔ２Ｏ１およびＮＴ２Ｏ２はオフ状態である。また同様
にダミー論理積回路７ｂにおいても、ｐＭＩｓ）ランジ
スタＰＴ７１．ＰＴ７２はオン状態、ｎＭ１ｓトランジ
スタＮＴ７１はオフ状態である。したがって、ＡＮＤ平
面２ｂにおける出力信号線（積項線）Ａｌ−Ａ４はすべ
て入力信号にかかわらず基準電位Ｖｄｄレベルにプリチ
ャージされており、かつダミー論理出力信号線ＡＤＩお
よびＡＤ２も基準電位Ｖｄｄレベルにプリチャージされ
ている。
この場合においては、クロック信号ＣＬＫＯＲも“Ｌ”
であり、プリチャージ回路５ｂにおけるｐＭＩＳトラン
ジスタＰＴ５０１〜ＰＴ５０４はオン状態、ｎＭＩｓト
ランジスタＮＴ５０１およびＮＴ５Ｏ２はオフ状態であ
る。したがって、ＯＲ平面４ｂも同様にその入力信号線
ＡＢＩ〜ＡＢ４の状態にかかわらずプリチャージ状態に
ある。
このとき、出力バッファ６に含まれるラッチ回路Ｌ１〜
Ｌ４は前のサイクルで出力された出力信号を保持し出力
している。すなわち、出力バッファ６からはラッチ回路
Ｌ１〜Ｌ４がそれぞれ保持しているデータの反転データ
が出力信号０ＵＴ１〜０ＵＴ４として出力されている。
次にクロック信号ＣＬＫが“Ｌ”からａＨ２へ変化した
場合の動作について説明する。クロック信号ＣＬＫが“
Ｌｌから“Ｈ”へ立上がると、プリチャージ回路３ｂに
よるプリチャージ動作が完了し、ＡＮＤ平面２ｂおよび
プリチャージ回路３ｂからなるアンド用同期型ＮＯＲ回
路およびダミー論理積回路７ｂは評価状態となる。この
評価状態においては、入力バッフアユへ与えられる入力
信号ＩＮＩ、ＩＮ２の信号電位に応答してそのゲートが
“Ｈ″であるトランジスタ素子がオン状態となる。積項
線Ａ１〜Ａ４は、そこに接続されるオン状態のトランジ
スタ素子の数に応じて様々な速度で“Ｈ”から“Ｌ２へ
変化するかまたはハイインピーダンスの“Ｈ”レベルを
保持する。
バッファ回路９は、その駆動能力がアンド用同期型ＮＯ
Ｒ回路が積項線Ａ１〜Ａ４を駆動する能力よりも大きい
。したがってＯＲ平面４ｂの入力信号線ＡＢ１〜ＡＢ４
の信号電位は、その変化開始時点が積項線Ａ１〜Ａ４の
電位変化開始時点よりも遅れるものの高速で変化する。
ここで第２図に示す動作波形図においては、入力信号Ｉ
ＮＩが“Ｌ゛、入力信号ＩＮ２が“Ｈ”の場合が一例と
して示されている。
一方、ダミー論理積回路７ｂにおいてはそのダミー論理
出力信号線ＡＤＩに接続されるオン状態のトランジスタ
素子の数は１であり、積項線Ａ１〜Ａ４のうち最も変化
速度の遅い積項線と同時またはそれよりも遅くその電位
レベルが変化する。
これは、入力バッフアユへ与えられる入力信号の数がい
くつであっても、ダミー論理積回路７ｂのダミー論理出
力信号線ＡＤ１の放電がただ１個のトランジスタ素子を
介してのみ行なわれるため、この入力信号数に関係なく
常に成立する。
ダミー論理和回路１０の入力信号線ＡＤＢ１に付随する
負荷容量は、ＯＲ平面４ｂの入力信号線ＡＢＩ〜ＡＢ４
のうちの最大のものと同程度またはそれ以上である。し
たがって、ダミー論理入力信号線ＡＤＢＩは、ＯＲ平面
４ｂの入力信号線ＡＤ１〜ＡＤ４のうち最も遅い変化速
度と同程度またはそれよりも遅い変化速度で“Ｈ”から
“Ｌ”へ変化する。このダミー論理入力信号線ＡＤＢ］
の変化速度がＯＲ平面４ｂにおける最も遅い入力信号線
の変化速度と同程度またはそれより遅いのは、入力信号
数および出力信号数の関係なく常に成立する。これは、
ダミー論理入力信号線ＡＤＢ１に付随する負荷容量が、
ＯＲ平面４ｂにおける入力信号線の接続可能な最大の負
荷容量と同程度に設定されているためである。
インバータバッファ回路８ｂからのクロック信号ＣＬＫ
ＯＲは、ダミー論理入力信号線ＡＤＢＩが変化し、その
論理しきい値を越えたとときに“Ｌｏから“Ｈ”へ立上
がる。プリチャージ回路５ｂは、このクロック信号ＣＬ
ＫＯＲか“Ｈ“へ立上がるとプリチャージ動作を完了す
る。これにより、ＯＲ平面４ｂおよびプリチャージ回路
５ｂからなるオア用同期型ＮＯＲ回路はこの入力信号線
ＡＢｉ（ｉ−１〜４）の信号電位が確定してから評価状
態へ入る。
ＯＲ平面４ｂにおいて、その出力信号線すなわち和項線
Ｏｉ　　（ｉｍｌ〜４）は、そこに接続されるトランジ
スタのうち、そのゲートに“Ｈ”が伝達されているトラ
ンジスタの個数に応じてＨ″から“Ｌ”へ変化するかま
たは“Ｈｏのレベルを保持する。このとき、入力信号線
ＡＢＩ〜ＡＢ４のうち電位が“Ｌ”に移行すべきものは
、プリチャージ回路５ｂにおけるプリチャージ完了時点
においては既にその電位レベルが“Ｌ”に確定している
。したがって、クロック信号ＣＬＫＯＲが“Ｌ”から“
Ｈ＃への立上がりとＯＲ平面４ｂにおける入力信号線Ａ
Ｂｉの“Ｈ”から“Ｌｏへの移行とが交差することがな
く、オフすべきトランジスタ素子がオン状態となってい
ることはないため、ＯＲ平面４ｂの和項線において“Ｈ
°レベルに留まるべき和項線か中間電位に低下すること
はない。これにより、出力バッファ６におけるラッチ回
路Ｌ１〜Ｌ４における貫通電流の発生の防止および誤っ
たデータの検出を防止することができる。
オア用同期型ＮＯＲ回路が評価状態に入っているとき、
出力バッファ６に含まれるラッチ回路Ｌ１〜Ｌ４へ与え
られるクロック信号は既に“Ｈ“へ立上がっている。し
たがって、ラッチ回路Ｌ１〜Ｌ４は対応の和項線のプリ
チャージ電位に応答して一旦“Ｌ”の信号電位を通過さ
せ、これにより出力バッフ７６からは“Ｌｏの信号が出
力される。続いて、和項線Ｏｉ上の信号電位に応答して
出力バッファ６からは“Ｌ”または“Ｈ”の信号が出力
される。第２図に示す動作波形図においては、出力信号
０ＵＴＩ、０ＵＴ３および０ＵＴ４が“Ｌ”、出力信号
０ＵＴ２が“Ｈ”の場合が一例として示される。
次にクロック信号ＣＬＫが“Ｈｏから“Ｌ“へ立下がる
と、出力バッファ６に含まれるラッチ回路Ｌ１〜Ｌ４が
ラッチ機能をイネーブルされ、和項線０１〜０４上の信
号電位をラッチしかつ持続的に出力する。
また、このクロック信号ＣＬＫの“Ｌ２への立下がりに
応答して、アンド用同期型ＮＯＲ回路がプリチャージ状
態となり、続いてクロック信号ＣＬＫＯＲか“Ｌ”に立
下がってオア用同期型Ｎ０Ｒ回路もプリチャージ状態と
なる。
ここで、クロック信号ＣＬＫが出力バッファ６のラッチ
回路へ伝達されるまでに通過するゲートの段数は、クロ
ック信号ＣＬＫがプリチャージ回路５ｂへ伝達されるま
でに通過するゲートの段数よりも少ないため、その伝搬
遅延時間は短い。したがって、出力バッファ６において
ラッチ回路Ｌ１〜Ｌ４が信号保持状態へ移行するタイミ
ングの方が、和項線Ｏ１がプリチャージ回路５ｂにより
プリチャージされて“Ｈｏへ移行するよりも常に早い。
これにより、出力バッファにおけるデータラッチタイミ
ングと、オア用同期型ＮＯＲ回路のプリチャージ動作と
のタイミング設定は、同一のクロック発生回路からの同
相のクロック信号を用いて単に遅延時間のみを異ならせ
て行なっているため、たとえ高速動作時においても、常
に出力バッファ６におけるラッチ機能が解放された後に
ＯＲ平面４ｂにおけるプリチャージが完了して評価状態
へ移行し、このＯＲ平面４ｂにおける評価状態による出
力信号線（和項線）Ｏ１上の信号電位が確定した後にラ
ッチ機能を能動化することが可能となり、クロック信号
線の占有面積低減のみならずクロックタイミングの設定
を容易化することができる。
第３図にこの発明の他の実施例であるプログラマブル論
理装置の構成を示す。第３図において、ダミー論理積回
路７Ｃは、１つの出力バッフ７回路１ａからの相補信号
線（ＡＮＤ平面２ｂの入力信号線）がゲートに接続され
る対をなすトランジスタ素子Ｔ７１１．Ｔ７１２および
Ｔ７１３．Ｔ７１４を含む。トランジスタ素子Ｔ７１１
およびＴ７１２の一方導通端子（ソース）はダミー論理
出力信号線ＡＤＩに接続され、トランジスタ素子Ｔ７１
３およびＴ７１４の一方導通端子（ソース）はダミー論
理出力信号線ＡＤ２に接続される。
さらに、この第３図に示す論理装置は、ダミー論理和回
路１０の入力信号線ＡＤＢＩ上の信号電位とクロック発
生回路１５からのクロック信号とに応答してプリチャー
ジ制御用クロック信号ＣＬＫＯＲを発生するＯＲ平面プ
リチャージ用クロ・ツク信号発生用バッファ回路８Ｃを
含む。このバッファ回路８Ｃは、ダミー論理入力信号線
ＡＤＢＩ上の信号とクロック発生回路１５に含まれるイ
ンバータＩＶ１５出力とを受けるＮＡＮＤゲート８１と
、ＮＡＮＤゲート８１出力を受ける２段の縦続接続され
たインバータ８２および８３を含む。
インバータ８３からプリチャージ制御用クロック信号Ｃ
ＬＫＯＲが発生される。
この第３図に示す構成において、ＡＮＤ平面２ｂに対す
る入力信号線Ｂｌ、Ｂｌ上には常に相補な信号が伝達さ
れるので、１本のダミー論理出力信号線ＡＤＩに接続さ
れるトランジスタ素子Ｔ７１１およびＴ７１２のうちの
いずれか一方のみが常にオン状態となる。したがって、
この構成においても、ダミー論理出力信号線ＡＤＩの電
位変化速度をＡＮＤ平面２ｂの積項線Ａｉの最悪の電位
変化速度と同程度またはそれよりも遅くすることができ
る。
また、バッファ回路８Ｃは、クロック発生回路１５（イ
ンバータＩＶ１５）からのクロック信号を信号線ＡＤＢ
Ｉ上の信電位とに応答してＯＲ平面プリチャージ用クり
ック信号ＣＬＫＯＲを発生している。この構成の場合、
ＯＲ平面のプリチャージ完了時点、すなわち、クロック
信号ＣＬＫＯＲが“Ｈ”レベルへの立上がり時点は第１
図に示す構成の場合とほぼ同様である。しかしながら、
このクロック信号ＣＬＫＯＲがＨ”からｍＬｍへ立下が
る時点は、ブロック信号ＣＬＫがバッファ回路８Ｃへ伝
達されるまでに通過する論理ゲートの段数が第１図に示
す構成よりも低減することができるので、第２図に破線
で示すごとく第１図の構成よりもこのＯＲ平面における
プリチャージ開始タイミングを早く設定することができ
る。この場合、出力バッファ６においては、常に、クロ
ック信号が伝達される遅延時間はプリチャージ回路５ｂ
へ伝達されるクロック信号の遅延時間よりも短いため、
出力バッファ６においてラッチ機能が能動化された後に
ＯＲ平面のプリチャージ動作が確実に実行されており、
したがって、ＯＲ平面における誤動作を生じることなく
、プリチャージタイミングを早く設定することができ、
応じて動作サイクル時間を短縮することができ、高速論
理動作を実現することができる。
第４図はこの発明のさらに他の実施例であるプログラマ
ブル論理装置の構成を示す図である。第４図において、
ダミー論理回路７ｄは、常時オン状態となるトランジス
タ素子Ｔ７５１．Ｔ７５２゜Ｔ７５３およびＴ７５４を
含む。トランジスタ素子Ｔ７５１およびＴ７５２は、ダ
ミー論理出力信号線ＡＤＩに接続され、トランジスタ素
子Ｔ７５３およびＴ７５４はダミー論理出力信号線ＡＤ
２に接続される。
一般に、ＭＩＳトランジスタにおいては、ゲート長しが
大きくなるとその寄生容量が大きくなり、ゲート幅Ｗが
小さくなると寄生容量も小さくなる。
また一方において、ゲート幅Ｗが大きくなるとこの電流
供給能力が大きくなる。さらに、ＭＩＳ）ランジスタの
コンダクタンスはそのゲート幅とゲート長の比Ｗ／Ｌに
比例する。
信号線ＡＤＩと基準電位供給線ＣＤｌ０との間に、ＭＩ
Ｓトランジスタによる寄生容量が並列に接続されるため
、信号線ＡＤＩおよびＡＤ２の放電時定数は、この合成
寄生容量ＣとＭＩｓトランジスタによる合成オン抵抗Ｒ
との積に比例する。
したがって、たとえば１本の信号線ＡＤＩのみをプリチ
ャージクロック信号ＣＬＫＯＲを生成するために用いる
場合において、トランジスタ素子Ｔ７５１およびＴ７５
２のオン抵抗を、ゲート幅を小さくする、ゲート長を大
きくするまたはしきい値電圧を高くするなどにより高く
設定すれば、たとえすべてのトランジスタ素子Ｔ７５１
〜Ｔ７５４か常時オン状態とされていても、このダミー
論理出力信号線ＡＤＩおよびＡＤ２の放電速度をＡＮＤ
平面２ｂにおける積項線の最悪の放電速度以下に設定す
ることが可能となり、第１図または第３図に示すダミー
論理回路と同様の機能を実現することができる。
さらに、第４図に示す論理装置においては、プリチャー
ジ用クロック信号ＣＬＫＯＲを発生するためのバッファ
回路８ｄは、ダミー論理出力信号線ＡＤＩ上の信号電位
とダミー論理回路１０への入力信号線ＡＤＢＩおよびＡ
ＤＢ２のそれぞれの信号電位を受ける３人力ＮＡＮＤゲ
ート８５と、このＮＡＮＤゲート８５出力を受ける２段
の縦続接続されたインバータ８６および８７を備える。
このバッファ回路８ｄは、そのクロック信号ＣＬＫＯＲ
の“Ｌルベルから″Ｈ２レベルへの移行タイミングは第
１図または第３図に示すものと同様であり、ＯＲ平面４
ｂにおける入力信号線ＡＢ１〜ＡＢ４上の信号電位確定
状態後に設定されるが、そのクロック信号ＣＬＫＯＲの
“Ｈ”レベルから“Ｌ°レベルへの変化するタイミング
か第１図に示す構成の場合よりも早くなる。すなわち、
この第４図に示すバッファ回路８ｄにおいては、クロッ
ク信号ＣＬＫＯＲの“Ｈ”レベルから“し”レベルへの
移行タイミングは、信号線ＡＤＩ上の信号電位の“Ｈ“
レベルへの立上がりに応答して行なわれる。したがって
この場合クロック発生回路１５からダミー論理出力信号
線ＡＤＩまでのクロック信号が受ける論理ゲートによる
遅延は第１図に示す構成に比べて、バッファ回路９によ
る論理ケートの遅延時間分短くすることができ、このＯ
Ｒ平面におけるプリチャージ開始後、たとえクロック信
号ＣＬＫが同一タイミングで変化しても第１図に示す構
成よりも早くすることが可能となる。これにより、プリ
チャージ時間の短縮および動作サイクルの短縮を実現す
ることができ、高速動作を行なうことのできる論理装置
を得ることができる。
第５図はこの発明のさらに他の実施例であるプログラマ
ブル論理装置の構成を示す図である。第５図においてバ
ッファ回路８ｅは、クロック発生回路１５からのクロッ
ク信号を受けるインバータ９１と、インバータ９１出力
とダミー論理入力信号線ＡＤＢＩ上の信号とを受けるＮ
ＡＮＤゲート９２と、ＮＡＮＤゲート９２出力を受ける
２段の縦続接続されたインバータ９３および９４を含む
。
インバータ９４よりプリチャージ制御用クロック信号Ｃ
ＬＫＯＲか発生される。この第５図に示す回路構成にお
いても、インバータ９１の駆動能力は、ダミー論理回路
７ｂの出力信号線の駆動能力よりも大きい。したがって
、ＯＲ平面のプリチャージ終了時点は第１図、第３図お
よび第４図に示すものと同様であるが、プリチャージ開
始時刻を従来よりも早く設定することができ、高速動作
を実現することができる。またこの場合、第５図に示す
ように、ダミー論理積回路７ｂのプリチャージＡＮＤ平
面２ｂをプリチャージするためのプリチャージ回路３ｂ
のプリチャージクロックを遅延回路２０を介して伝達す
るように構成してもよい。
ここで遅延回路２０は、２段の縦続接続されたインバー
タバッファｌＶ２Ｏ０およびｌＶ２Ｏ１を含む。この構
成においても、遅延回路２０およびインバータ９１の出
力駆動能力はダミー論理積回路７ｂの出力信号線駆動能
力よりも大きいため、その信号変化速度はダミー論理積
回路７ｂの出力信号線よりも速いため、ＯＲ平面におけ
るプリチャージ開始タイミングを従来回路よりも早く設
定することが可能である。
この第３図ないし第５図に示すいずれの構成のバッファ
回路であっても、このバッファ回路にクロック信号ＣＬ
Ｋが到達するまでに受ける論理ゲートによる遅延は、出
力バッファ６のラッチ動作制御用のクロック信号が受け
る論理ゲートによる遅延よりも長いため、常に出力バッ
ファ６においては、確実なデータの検出およびラッチ動
作をその高速動作性を損なうことなく実現することがで
きる。
さらに第５図に示す構成の場合、遅延回路２０を用いて
ダミー論理積回路７ｂのプリチャージ動作を駆動してい
るため、プリチャージ回路５ｂのプリチャージ完了動作
タイミングを、第１図、第３図および第４図に示す構成
よりもより遅く設定することができ、確実に、ＯＲ平面
における入力信号線電位が確定した後にＯＲ平面におけ
る信号評価状態へ移行させることが可能となり、より確
実な論理動作を実現することができる。
なお、上記実施例においては、ＡＮＤ平面およびＯＲ平
面ともにＮＯＲ回路を構成する場合を一例として説明し
たが、ＮＯＲ回路−ＮＡＮＤ回路等の他の組合わせによ
る同期型論理回路の構成であっても上記実施例と同様の
効果を得ることができる。
［発明の効果〕 以上のようにこの発明によれば、ＡＮＤ平面およびＯＲ
平面の出力信号線を２本を対としてグループ化し、この
対をなす２本の出力信号線に共通に１本の基準電位信号
線を配設するように構成している。これにより信号配線
占有面積を低減することができ、高集積化に適したプロ
グラマブル論理装置を得ることができる。
さらに、この発明によれば、ＯＲ平面プリチャージ制御
用クロック信号を、ダミー論理和回路入力信号線上の信
号電位とＡＮＤ平面プリチャージ制御用クロック発生回
路からのクロック信号とに応答して発生するように構成
している。これにより、プログラマブル論理装置の入力
数、出力数および積項数ならびにプログラム（格子点ト
ランジスタの有無）に関係なく、常に最適なタイミング
でＯＲ平面のプリチャージ／評価動作を制御することが
可能となり、誤動作することがなくかつ出力バッフ７に
おける直流貫通電流が生じることのない高速動作可能な
プログラマブル論理装置を得ることが可能となる。
さらに、出力バッファのラッチ動作を制御するためのク
ロック信号と、ＡＮＤ平面プリチャージ用クロック信号
とを同一のクロック発生回路からのクロック信号を用い
て構成しており、この出力バッファラッチ動作制御用ク
ロック信号が受ける遅延時間は、このＯＲ平面における
プリチャージ用クロック信号を受ける遅延時間よりも小
さく設定されている。これにより、たとえ高速動作して
も、常に誤動作することなく出力バッファにおけるラッ
チ動作を制御することが可能となり、クロック信号のタ
イミング設計を容易にすることができる。
さらに、ダミー論理積回路を設け、このダミー論理積回
路の出力信号線の放電時間はＡＮＤゲートにおける最悪
の放電速度と同一またはそれ以上に設定されており、こ
のダミー論理積出力信号を用いてＯＲ平面プリチャージ
用クロック信号を作成している。したがって、ＯＲ平面
プリチャージ用クロック信号の遅延時間は、論理装置の
規模（入力数、出力数および積項数等）に依存して自動
的に増減して常に最適値に設定されるため、論理動作の
高速化が実現されるのみならず、論理装置の設計時にお
いて入力数、出力数論理内容等の指定パラメータに応じ
てＡＮＤ平面およびＯＲ平面の格子点にこの指定パラメ
ータに対応するり一フセルを配置して全体論理装置を自
動生成するモジュールジェネレータに効果的に適用する
ことが可能となる。
さらに、ＯＲ平面のプリチャージ用制御クロック信号は
ダミー論理和回路の入力信号とクロック発生回路からの
クロック信号とに応答して発生するように構成している
ため、同一のタイミングで外部クロックが与えられたと
しても、ＯＲ平面におけるプリチャージタイミングを早
くすることが可能となり、より高速化された論理装置を
得ることができる。
【図面の簡単な説明】
第１図はこの発明の一実施例であるプログラマブル論理
装置の構成を示す図である。第２図は第１図に示すプロ
グラマブル論理装置の動作を示す信号波形図である。第
３図はこの発明の他の実施例であるプログラマブル論理
装置の構成を示す図である。第４図はこの発明のさらに
他の実施例であるプログラマブル論理装置の構成を示す
図である。第５図はこの発明のさらに他の実施例である
プログラマブル論理装置の構成を示す図である。 第６図は従来のプログラマブル論理装置の構成の一例を
示す図である。第７図は第６図に示す論理装置の動作を
示す信号波形図である。 図において、１は人力バッファ、ｌａ、ｌｂは入力バッ
ファ回路、２ａ、２ｂはＡＮＤ平面、３ａ、３ｂはＡＮ
Ｄ平面プリチャージ回路、４ａ。 ４ｂはＯＲ平面、５ａ、５ｂはＯＲ平面用プリチャージ
回路、６は出力バッファ、６ａ、６ｂ、６ｃ、６ｄは出
力バッフ７回路、７ａ、７ｂおよび７Ｃはダミー論理積
回路、８ａ、８ｂ、８ｃ、８ｄ、３ｅはＯＲ平面プリチ
ャージ用クロック信号発生回路、９はバッファ回路、１
０はダミー論理和回路、１５はクロック発生回路、１６
はクロック遅延回路、２０はクロック遅延回路、Ｌ１〜
Ｌ４はラッチ回路である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (3)

    【特許請求の範囲】
  1. （１）外部から与えられる複数の入力信号に予め定めら
    れた論理演算処理を施して出力する論理装置であって、 前記複数の入力信号を伝達するための複数の第１の入力
    線と、前記第１の入力線と交差する方向に配設される複
    数の第１の出力線と、前記第１の入力線と前記第１の出
    力線の交点に選択的に配置され、関連の第１の入力線上
    の電位に応答して関連の第１の出力線電位を第１または
    第２の基準電位のいずれかに設定するための複数のトラ
    ンジスタ素子とを有する第１の演算論理回路と、 前記第１の出力線に接続されるトランジスタ素子がとり
    得る最大個数のトランジスタ素子がそこに接続される第
    １のダミー出力線を有し、擬似的に前記第１の演算論理
    回路と同様の論理動作を行なう第１のダミー演算回路と
    、 クロック信号を発生するための手段と、 前記クロック信号に応答して、前記第１の出力線および
    第１のダミー出力線を前記第１の基準電位にプリチャー
    ジする第１のプリチャージ手段と、前記第１の出力線に
    対応して設けられる複数の第２の入力線と、前記第２の
    入力線と交差する方向に配設される複数の第２の出力線
    と、前記第２の入力線と前記第２の出力線との交点に選
    択的に配置され関連の第２の入力線上の信号電位に応答
    して関連の第２の出力線の電位を前記第１または前記第
    ２の基準電位のいずれかに設定するための複数のトラン
    ジスタ素子とを有する第２の演算論理回路と、 前記ダミー出力線に対応して設けられ、少なくとも前記
    第２の入力線に付随し得る最大の負荷容量が接続される
    第１のダミー入力線を有する第２のダミー演算回路と、 前記第１のダミー出力線信号電位をバッファ処理して前
    記第１のダミー入力線へ伝達するダミー入力線駆動手段
    と、 前記第１の出力線と前記第２の入力線との間に設けられ
    、前記第１の出力線信号電位をバッファ処理して前記第
    ２の入力線へ伝達する入力線駆動手段と、 前記クロック信号発生手段からの前記クロック信号と前
    記ダミー入力線駆動手段出力とに少なくとも応答して、
    第２のクロック信号を発生する手段と、 前記第２のクロック信号に応答して、前記第２の入力線
    を前記第１の基準電位にプリチャージする第２のプリチ
    ャージ手段とを備える、プログラマブル論理装置。
  2. （２）外部から与えられる複数の入力信号に予め定めら
    れた論理演算処理を施して出力するための装置であって
    、 前記複数の入力信号を伝達するための第１の入力線と、
    前記第１の入力線と交差する方向に配設される複数の第
    １の出力線と、第１の基準電位を伝達するための複数の
    第１の電位供給線と、前記第１の入力線と前記第１の出
    力線の交点に選択的に配置され、関連の第１の入力線上
    の信号電位に応答して関連の第１の出力線を前記第１の
    電位供給線に選択的に接続する複数の第１のトランジス
    タ素子とを有する第１の演算論理回路と、 ダミー論理出力線と、前記第１の基準電位を伝達するた
    めの第２の電位供給線と、前記ダミー論理出力線と前記
    第２の電位供給線との間に配設され、前記第１の出力線
    に接続可能な最大個数と同一の個数からなる第２のトラ
    ンジスタ素子とを有する第１のダミー演算論理回路と、 第１のクロック信号を発生するための回路手段と、 前記第１のクロック信号に応答して前記第１の出力線お
    よび前記ダミー論理出力線を第２の基準電位にプリチャ
    ージする第１のプリチャージ回路手段と、 前記第１の出力線対応に設けられ、対応の第１の出力線
    上の信号電位を受ける第２の入力線と、前記第２の入力
    線と交差する方向に配設される複数の第２の出力線と、
    前記第１の基準電位を伝達するための第３の電位供給線
    と、前記第２の入力線と前記第２の出力線との交点に選
    択的に配置され関連の第２の入力線上の信号電位に応答
    して関連の第２の出力線を前記第３の基準電位供給線に
    選択的に接続する複数の第３のトランジスタ素子とを有
    する第２の演算論理回路と、 前記ダミー論理出力線上の信号電位が伝達され、前記第
    ２の入力線に接続される前記第３のトランジスタ素子が
    とり得る最大の個数が与える負荷容量と少なくとも同一
    の負荷容量を有するダミー入力線を有する第２のダミー
    演算回路と、 少なくとも前記ダミー論理出力線上の信号電位に応答し
    て前記第２の出力線を前記第２の基準電位にプリチャー
    ジするための第２のプリチャージ回路手段とを備え、 前記第１の出力線は２本が対をなすようにグループ化さ
    れ、前記第１の電位供給線は対をなす２本の第１の出力
    線に共通に設けられ、 前記第２の出力線は２本が対をなすようにグループ化さ
    れ、前記第３の電位供給線は対をなす２本の第２の出力
    線に共通に設けられ、 前記ダミー論理出力線は、前記第２のクロック信号を導
    出するための信号を発生する第１のダミー論理出力線と
    、この第１のダミー論理出力線と対をなす第２のダミー
    論理出力線とを含み、前記第１のダミー論理出力線に接
    続される第２のトランジスタ素子は、前記第１の出力線
    に接続可能な最大個数のトランジスタと同一の個数であ
    り、かつ１個のみが常時オン状態とされ、残りはすべて
    常時オフ状態に設定され、かつ前記第２のダミー論理出
    力線に接続される第２のトランジスタ素子は、前記第１
    のダミー論理出力線に接続される第２のトランジスタと
    同一個数でありかつすべて常時オン状態に設定され、さ
    らに 前記第１および第２のプリチャージ手段は、前記第１の
    出力線、前記第２の出力線および前記ダミー論理出力線
    の前記第２の基準電位へのプリチャージ動作中は前記第
    １ないし第３の電位供給線と前記第１の基準電位供給源
    とを切離す手段とを含む、プログラマブル論理装置。
  3. （３）外部から与えられる複数の入力信号に予め定めら
    れた演算処理を施して出力するための装置であって、 前記複数の入力信号を受ける複数の第１の入力信号線と
    、前記第１の入力信号線と交差する方向に配設される複
    数の第１の出力信号線と、前記複数の第１の入力線と前
    記複数の第２の出力線との交点に選択的に配置され、関
    連の第１の入力信号線上の信号電位に応答して関連の第
    １の出力信号線上に選択的に第１の基準電位を伝達する
    複数の第１のトランジスタ素子とを有する第１の論理演
    算回路手段と、 クロック信号を発生するための手段と、 前記クロック信号に応答して前記第１の出力信号線を第
    ２の基準電位にプリチャージするための第１のプリチャ
    ージ手段と、 前記複数の第１の出力信号線対応に設けられ、対応の第
    １の出力信号線上の信号が伝達される複数の第２の入力
    信号線と、前記第２の入力信号線と交差する方向に配設
    される複数の第２の出力信号線と、前記第２の入力信号
    線と前記第２の出力信号線との交点に選択的に配置され
    、関連の第２の入力信号線上の信号電位に応答して関連
    の第２の出力信号線に選択的に前記第１の基準電位を伝
    達する複数の第２のトランジスタ素子とを有する第２の
    論理演算回路手段と、 前記クロック信号を第１の遅延時間遅延させて伝達する
    第１のクロック遅延手段と、 前記第１のクロック遅延手段からの第１の遅延クロック
    信号に応答して前記第２の出力信号線を前記第２の基準
    電位にプリチャージする第２のプリチャージ手段と、 前記クロック信号を前記第１の遅延時間より短い第２の
    遅延時間遅延させて伝達する第２のクロック遅延手段と
    、 前記第２のクロック遅延手段からの第２の遅延クロック
    信号に応答して前記複数の第２の出力信号線上の信号電
    位をラッチする手段とを備え、前記第２の遅延クロック
    信号と前記クロック信号とは同相でありかつ前記ラッチ
    手段は前記第２のプリチャージ手段によるプリチャージ
    開始よりも先にラッチ動作を実行する、プログラマブル
    論理装置。
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