JP2001229675A - 局所的な出力クロック信号を生成する回路 - Google Patents
局所的な出力クロック信号を生成する回路Info
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Abstract
(57)【要約】
【課題】 メモリセルフィールド出力側における送出遅
延機構からデータ路へデータを送出する時点を制御する
ために局所的な出力クロック信号を生成する回路におい
て、伝播時間に起因する欠点を回避し、最適な信号生成
時間を達成できるようにする。 【解決手段】 たとえばＤＤＲ−ＳＤＲＡＭメモリチッ
プでは、記憶されているデータを適正な時点でデータ路
に送るために高精度の出力クロック信号が必要とされ、
本発明によればそのような出力クロック信号は対称的な
回路１により生成される。この回路は、互いに対称的な
２つの分岐２，３から成るパルス比補償回路にマルチプ
レクサを統合させることで、出力クロック信号を最小限
の時間で発生する。
延機構からデータ路へデータを送出する時点を制御する
ために局所的な出力クロック信号を生成する回路におい
て、伝播時間に起因する欠点を回避し、最適な信号生成
時間を達成できるようにする。 【解決手段】 たとえばＤＤＲ−ＳＤＲＡＭメモリチッ
プでは、記憶されているデータを適正な時点でデータ路
に送るために高精度の出力クロック信号が必要とされ、
本発明によればそのような出力クロック信号は対称的な
回路１により生成される。この回路は、互いに対称的な
２つの分岐２，３から成るパルス比補償回路にマルチプ
レクサを統合させることで、出力クロック信号を最小限
の時間で発生する。
Description
【０００１】
【発明の属する技術分野】本発明は、パルス比補償回路
とマルチプレクサを用い、差分入力クロック信号および
プログラミング可能な切替信号に依存して、データ路へ
のデータの送出がデータ路のクロックサイクル全体また
はクロックサイクルの整数分の１と同期するよう、局所
的な出力クロック信号が生成される形式の、メモリセル
フィールド出力側における送出遅延機構からデータ路へ
データを送出する時点を制御するために局所的な出力ク
ロック信号を生成する回路に関する。
とマルチプレクサを用い、差分入力クロック信号および
プログラミング可能な切替信号に依存して、データ路へ
のデータの送出がデータ路のクロックサイクル全体また
はクロックサイクルの整数分の１と同期するよう、局所
的な出力クロック信号が生成される形式の、メモリセル
フィールド出力側における送出遅延機構からデータ路へ
データを送出する時点を制御するために局所的な出力ク
ロック信号を生成する回路に関する。
【０００２】
【従来の技術】メモリチップは通常、複数のセルフィー
ルドもしくはセルフィールドストライプから成り、それ
らの中にデータが記憶される。この場合、セルフィール
ドは複数の制御装置ならびにデータ路を介して、メモリ
チップの入出力側と接続されている。
ルドもしくはセルフィールドストライプから成り、それ
らの中にデータが記憶される。この場合、セルフィール
ドは複数の制御装置ならびにデータ路を介して、メモリ
チップの入出力側と接続されている。
【０００３】セルフィールドへのデータアクセスにおい
て生じるデータ流を調整する目的で、クロック信号が用
いられる。この信号は、１つのセルフィールドの信号入
力側へ与えられた後、セルフィールド全体にわたり移動
し、これにより活性化されたメモリセル内に存在するデ
ータを読み出してセルフィールドの出力側に伝送し、そ
こからそれらのデータをデータ路へ到達させる。
て生じるデータ流を調整する目的で、クロック信号が用
いられる。この信号は、１つのセルフィールドの信号入
力側へ与えられた後、セルフィールド全体にわたり移動
し、これにより活性化されたメモリセル内に存在するデ
ータを読み出してセルフィールドの出力側に伝送し、そ
こからそれらのデータをデータ路へ到達させる。
【０００４】"Double-Data-Rate-Synchronous-Dynamic-
Random-Access-Memory" メモリチップ（同期アクセスに
よるダブルデータレートメモリチップ）略してＤＤＲ−
ＳＤＲＡＭの場合、クロック信号として差分入力クロッ
ク信号が用いられる。これは同じ周波数をもつ２つのク
ロックから成り、これらのクロックは半クロックサイク
ルだけ互いにずらされている。
Random-Access-Memory" メモリチップ（同期アクセスに
よるダブルデータレートメモリチップ）略してＤＤＲ−
ＳＤＲＡＭの場合、クロック信号として差分入力クロッ
ク信号が用いられる。これは同じ周波数をもつ２つのク
ロックから成り、これらのクロックは半クロックサイク
ルだけ互いにずらされている。
【０００５】データの衝突を避ける目的で、セルフィー
ルドの出力側に伝送されるデータを、データ路のクロッ
クと同期していなければならない精確に規定された出力
時点で、データ路へ送出する必要がある。この場合、デ
ータ路へのデータの送出を、データ路のクロック周期全
体と同期させてもよいし、あるいはその整数分の１に同
期させてもよい。アクセスすべき個々のデータはセルフ
ィールド内部の様々な場所に格納されているので、個々
のデータが「逆の」順序で過度に早くまたは過度に遅
く、セルフィールドの出力側に現れる可能性がある。し
たがって殊にＤＤＲ−ＳＤＲＡＭにおいて一般的である
のは、セルフィールドの出力側に送出遅延機構を設ける
ことであり、これは到来するデータを適正に分類し、精
確に規定された時点でデータ路に送出させるために用い
られる。この送出遅延機構はたとえば、それ自体周知の
シフトレジスタによって実現されている。
ルドの出力側に伝送されるデータを、データ路のクロッ
クと同期していなければならない精確に規定された出力
時点で、データ路へ送出する必要がある。この場合、デ
ータ路へのデータの送出を、データ路のクロック周期全
体と同期させてもよいし、あるいはその整数分の１に同
期させてもよい。アクセスすべき個々のデータはセルフ
ィールド内部の様々な場所に格納されているので、個々
のデータが「逆の」順序で過度に早くまたは過度に遅
く、セルフィールドの出力側に現れる可能性がある。し
たがって殊にＤＤＲ−ＳＤＲＡＭにおいて一般的である
のは、セルフィールドの出力側に送出遅延機構を設ける
ことであり、これは到来するデータを適正に分類し、精
確に規定された時点でデータ路に送出させるために用い
られる。この送出遅延機構はたとえば、それ自体周知の
シフトレジスタによって実現されている。
【０００６】送出遅延機構によりデータ送出を制御する
ためにはとりわけ、高精度の出力クロック信号が必要と
される。この信号は、差分入力クロック信号の両方のク
ロックにより局所的に送出遅延機構において新たに生成
される。この出力クロック信号は、ほぼ５０％のパルス
比をもっていなければならない。差分入力クロック信号
自体はこの課題のためには不適切であり、それというの
も差分クロックの立ち下がり縁はセルフィールド中を動
いていくことで「汚れていき」、つまり先鋭さひいては
クロックとしての力を失ってしまう。
ためにはとりわけ、高精度の出力クロック信号が必要と
される。この信号は、差分入力クロック信号の両方のク
ロックにより局所的に送出遅延機構において新たに生成
される。この出力クロック信号は、ほぼ５０％のパルス
比をもっていなければならない。差分入力クロック信号
自体はこの課題のためには不適切であり、それというの
も差分クロックの立ち下がり縁はセルフィールド中を動
いていくことで「汚れていき」、つまり先鋭さひいては
クロックとしての力を失ってしまう。
【０００７】出力クロック信号の生成は通常、次のよう
にして達成される。すなわち、差分入力クロック信号の
一方の側縁形式だけたとえば立ち上がり縁だけがパルス
比補償回路へ与えられる。立ち上がり縁は「汚れ（劣
化）」の問題を受けず、つまりはクロックサイクル全体
についてもたとえば半クロックサイクルについても使用
に耐え得る基準尺度を成すものである。パルス比補償回
路は、差分入力クロック信号の２つのクロック信号にお
ける両方の立ち上がり縁から、２つのクロック信号から
成る出力クロック信号を生成し、この信号は急峻に立ち
上がる側縁にも急峻に立ち下がる側縁にも基づいて「最
大の」パルス比をもつものであり、つまり両方のクロッ
ク信号のパルスは最大の幅をもつが、互いにオーバラッ
プしていない。
にして達成される。すなわち、差分入力クロック信号の
一方の側縁形式だけたとえば立ち上がり縁だけがパルス
比補償回路へ与えられる。立ち上がり縁は「汚れ（劣
化）」の問題を受けず、つまりはクロックサイクル全体
についてもたとえば半クロックサイクルについても使用
に耐え得る基準尺度を成すものである。パルス比補償回
路は、差分入力クロック信号の２つのクロック信号にお
ける両方の立ち上がり縁から、２つのクロック信号から
成る出力クロック信号を生成し、この信号は急峻に立ち
上がる側縁にも急峻に立ち下がる側縁にも基づいて「最
大の」パルス比をもつものであり、つまり両方のクロッ
ク信号のパルスは最大の幅をもつが、互いにオーバラッ
プしていない。
【０００８】上述の送出遅延機構をできるかぎりフレキ
シブルに使えるようにする目的で、この送出遅延機構を
制御しパルス比補償回路により生成される出力クロック
信号を、プログラミング可能な切替信号によって任意の
クロックサイクルの期間にわたり付加的に変更可能であ
る。つまり切替信号によって出力クロック信号のクロッ
クレートが制御され、可能な送出時点のいずれにおいて
対応するデータ（ビット）が送出されるのかについて決
定される。可能な送出時点自体は、上述のように差分入
力クロック信号によって定められる。
シブルに使えるようにする目的で、この送出遅延機構を
制御しパルス比補償回路により生成される出力クロック
信号を、プログラミング可能な切替信号によって任意の
クロックサイクルの期間にわたり付加的に変更可能であ
る。つまり切替信号によって出力クロック信号のクロッ
クレートが制御され、可能な送出時点のいずれにおいて
対応するデータ（ビット）が送出されるのかについて決
定される。可能な送出時点自体は、上述のように差分入
力クロック信号によって定められる。
【０００９】パルス比補償回路によって「きれいにされ
た」出力クロックの変化は、たとえば後置接続されたマ
ルチプレクサによって達成され、これはプログラミング
可能な切替信号に依存して、出力クロック信号における
両方のクロック信号の信号レベルを任意に生じさせる。
た」出力クロックの変化は、たとえば後置接続されたマ
ルチプレクサによって達成され、これはプログラミング
可能な切替信号に依存して、出力クロック信号における
両方のクロック信号の信号レベルを任意に生じさせる。
【００１０】上述の従来技術の欠点は、パルス比補償回
路にもかかわらずパルス比補償内部において信号伝播遅
延時間差に起因して、「きれいにされた」両方のクロッ
ク信号がパルス比補償回路の出力側において互いに絶対
的に正確に反転せず、僅かな部分だけ付加的に互いにず
らされることになり、その結果、信号のオーバラップが
発生し、つまりはデータ送出時に問題の発生する可能性
がある。さらに、パルス比補償回路とマルチプレクサを
直列に接続することで、出力クロック信号が「出来上が
る」までにかなり時間がかかってしまい、このことでデ
ータ路のクロックとの同期合わせの問題の発生する可能
性があり、つまりはメモリの最大クロック周波数が制限
されてしまう。
路にもかかわらずパルス比補償内部において信号伝播遅
延時間差に起因して、「きれいにされた」両方のクロッ
ク信号がパルス比補償回路の出力側において互いに絶対
的に正確に反転せず、僅かな部分だけ付加的に互いにず
らされることになり、その結果、信号のオーバラップが
発生し、つまりはデータ送出時に問題の発生する可能性
がある。さらに、パルス比補償回路とマルチプレクサを
直列に接続することで、出力クロック信号が「出来上が
る」までにかなり時間がかかってしまい、このことでデ
ータ路のクロックとの同期合わせの問題の発生する可能
性があり、つまりはメモリの最大クロック周波数が制限
されてしまう。
【００１１】図４には、従来技術によるパルス比補償回
路が示されている。
路が示されている。
【００１２】この場合、たとえばインバータＩとゲート
Ｇから成る回路入力側３１に立ち上がり縁が発生する
と、それによって生じるパルスによりノード２９もノー
ド３０もハイレベル電圧（”Ｈ”）またはローレベル電
圧（”Ｌ”）にセットされる。しかしＡＮＤゲートの出
力側２８からノード３０へ至る信号は、ノード２８から
ノード２９へ至る信号よりも伝播時間が多くかかる。し
たがってノード２９とノード３０はそれぞれ異なる時点
でセットされ、つまり信号のオーバラップが生じてしま
う。
Ｇから成る回路入力側３１に立ち上がり縁が発生する
と、それによって生じるパルスによりノード２９もノー
ド３０もハイレベル電圧（”Ｈ”）またはローレベル電
圧（”Ｌ”）にセットされる。しかしＡＮＤゲートの出
力側２８からノード３０へ至る信号は、ノード２８から
ノード２９へ至る信号よりも伝播時間が多くかかる。し
たがってノード２９とノード３０はそれぞれ異なる時点
でセットされ、つまり信号のオーバラップが生じてしま
う。
【００１３】ノード２９，３０は一般にマルチプレクサ
ＭＵＸ（図５参照）と接続されており、このマルチプレ
クサは切替信号ＣＬＡＴとノード２９，３０の個々の状
態（”Ｈ”または”Ｌ”）に依存して、出力クロック信
号ＤＬＬＣＬＫもしくはｂＤＬＬＣＬＫを供給する。
ＭＵＸ（図５参照）と接続されており、このマルチプレ
クサは切替信号ＣＬＡＴとノード２９，３０の個々の状
態（”Ｈ”または”Ｌ”）に依存して、出力クロック信
号ＤＬＬＣＬＫもしくはｂＤＬＬＣＬＫを供給する。
【００１４】
【発明が解決しようとする課題】したがって本発明の課
題は、伝播時間に起因する上述の欠点を解消する回路を
提供することにある。
題は、伝播時間に起因する上述の欠点を解消する回路を
提供することにある。
【００１５】
【課題を解決するための手段】本発明によればこの課題
は、パルス比補償回路は、結合された互いに対称的な２
つの分岐から成り、該分岐に、それぞれ少なくとも２つ
のプログラミング可能な信号供給点をもつマルチプレク
サが統合されており、該信号供給点は切替信号に依存し
て出力クロック信号を発生し、スイッチを介して回路出
力側と接続されており、前記スイッチは、差分入力クロ
ック信号に依存して開放または閉成されることにより解
決される。従属請求項には本発明の有利な実施形態が示
されている。
は、パルス比補償回路は、結合された互いに対称的な２
つの分岐から成り、該分岐に、それぞれ少なくとも２つ
のプログラミング可能な信号供給点をもつマルチプレク
サが統合されており、該信号供給点は切替信号に依存し
て出力クロック信号を発生し、スイッチを介して回路出
力側と接続されており、前記スイッチは、差分入力クロ
ック信号に依存して開放または閉成されることにより解
決される。従属請求項には本発明の有利な実施形態が示
されている。
【００１６】
【発明の実施の形態】パルス比補償回路は、互いに対称
的な２つの分岐によって構成されている。回路における
２つの入力側のそれぞれ一方が、これら２つの分岐の一
方と接続されている。これらの分岐の各々は、周期的に
繰り返され２つのフェーズに分けることのできる１つの
動作サイクルを有している。ここで２つのフェーズと
は、出力クロック信号準備処理フェーズと出力クロック
信号送出フェーズである。これら２つの分岐の各動作フ
ェーズは相補的なものであり、つまり一方の分岐が出力
クロック信号準備処理フェーズにある間、回路における
他方の分岐は出力クロック信号送出フェーズにある。
的な２つの分岐によって構成されている。回路における
２つの入力側のそれぞれ一方が、これら２つの分岐の一
方と接続されている。これらの分岐の各々は、周期的に
繰り返され２つのフェーズに分けることのできる１つの
動作サイクルを有している。ここで２つのフェーズと
は、出力クロック信号準備処理フェーズと出力クロック
信号送出フェーズである。これら２つの分岐の各動作フ
ェーズは相補的なものであり、つまり一方の分岐が出力
クロック信号準備処理フェーズにある間、回路における
他方の分岐は出力クロック信号送出フェーズにある。
【００１７】各分岐は少なくとも２つの信号供給点を有
しており、これらの信号供給点はそれぞれ１つのスイッ
チたとえば伝達素子によって実現されていて、回路出力
側の１つと接続されている。クロック信号準備処理フェ
ーズでは、両方の信号供給点において次に送出すべき出
力クロック信号が、個々の分岐の切替信号に依存して準
備され、このときスイッチは開放されていて、つまり出
力クロック信号は回路出力側には到達できない。個々の
分岐の入力側における差分入力クロック信号の立ち上が
り縁により導入される出力クロック信号送出フェーズで
は、スイッチは閉じられており、このため先行する出力
クロック信号準備処理フェーズで準備された出力クロッ
ク信号が、両方の出力側へ供給される。その後、両方の
スイッチが再び閉じられる。
しており、これらの信号供給点はそれぞれ１つのスイッ
チたとえば伝達素子によって実現されていて、回路出力
側の１つと接続されている。クロック信号準備処理フェ
ーズでは、両方の信号供給点において次に送出すべき出
力クロック信号が、個々の分岐の切替信号に依存して準
備され、このときスイッチは開放されていて、つまり出
力クロック信号は回路出力側には到達できない。個々の
分岐の入力側における差分入力クロック信号の立ち上が
り縁により導入される出力クロック信号送出フェーズで
は、スイッチは閉じられており、このため先行する出力
クロック信号準備処理フェーズで準備された出力クロッ
ク信号が、両方の出力側へ供給される。その後、両方の
スイッチが再び閉じられる。
【００１８】その際、一方の分岐による出力信号の送出
により他方の分岐の信号準備処理フェーズがスタート
し、また、それと逆のことが行われるよう、これら両方
の分岐が結合されている。
により他方の分岐の信号準備処理フェーズがスタート
し、また、それと逆のことが行われるよう、これら両方
の分岐が結合されている。
【００１９】したがって本発明の基本的な特徴は、マル
チプレクサの機能がパルス比補償回路自体により引き継
がれ、そのためパルス比補償回路に信号供給点が設けら
れていることである。つまり従来技術において行われて
いるように、所望の出力クロック信号を得る目的で、パ
ルス比補償回路により生成された信号をもう１度、マル
チプレクサにより操作する必要はなく、所望の出力クロ
ック信号はただ１つのプロセスで生成される。これによ
り得られる利点とは、パルス比補償回路にマルチプレク
サを後置接続する必要がなくなり、このことで従来技術
において必要とされていたマルチプレクサによる処理時
間が省かれることになる。このように時間が節約される
ことで、メモリチップのクロックレートをさらに高める
ことができる。
チプレクサの機能がパルス比補償回路自体により引き継
がれ、そのためパルス比補償回路に信号供給点が設けら
れていることである。つまり従来技術において行われて
いるように、所望の出力クロック信号を得る目的で、パ
ルス比補償回路により生成された信号をもう１度、マル
チプレクサにより操作する必要はなく、所望の出力クロ
ック信号はただ１つのプロセスで生成される。これによ
り得られる利点とは、パルス比補償回路にマルチプレク
サを後置接続する必要がなくなり、このことで従来技術
において必要とされていたマルチプレクサによる処理時
間が省かれることになる。このように時間が節約される
ことで、メモリチップのクロックレートをさらに高める
ことができる。
【００２０】このようにして、信号供給点により生成可
能であり切替信号に依存してプログラミング可能な出力
クロック信号は、差分入力クロック信号の立ち上がり縁
が回路分岐の対応する入力側に加えられる前の期間に準
備処理され、それにより立ち上がり縁が到来するとただ
ちにつまり遅延なく、それを出力側に印加できるように
なる。
能であり切替信号に依存してプログラミング可能な出力
クロック信号は、差分入力クロック信号の立ち上がり縁
が回路分岐の対応する入力側に加えられる前の期間に準
備処理され、それにより立ち上がり縁が到来するとただ
ちにつまり遅延なく、それを出力側に印加できるように
なる。
【００２１】本発明の別の利点は、対称的な構造ゆえ
に、出力クロック信号を構成する両方の出力クロック間
の伝播時間差が回路の両方の出力側において発生しない
ことである。したがって、互いに精確に相補的なつまり
反転されている２つの信号を得ることができる。
に、出力クロック信号を構成する両方の出力クロック間
の伝播時間差が回路の両方の出力側において発生しない
ことである。したがって、互いに精確に相補的なつまり
反転されている２つの信号を得ることができる。
【００２２】次に、図面を参照しながら本発明によるこ
れらの特徴や利点ならびにその他の特徴や利点について
詳しく説明する。
れらの特徴や利点ならびにその他の特徴や利点について
詳しく説明する。
【００２３】図１には、本発明による回路１の格別有利
な実施形態が示されている。
な実施形態が示されている。
【００２４】この回路１は互いに対称な２つの分岐２，
３から成り、これらの分岐の各々は（ここでは実例とし
て分岐２について参照符号を挙げておく）入力側８、５
つのトランジスタ１５，１６，２１，２２，２３、２つ
の信号供給点４ａ，５ａ、それぞれ１つの伝達素子から
成る２つのスイッチ４，５、それぞれ２つのインバータ
から成る２つの保持素子１８，２０、ならびに出力側１
０を有している。これらの構成要素は、図１に示されて
いるように互いに接続されている。
３から成り、これらの分岐の各々は（ここでは実例とし
て分岐２について参照符号を挙げておく）入力側８、５
つのトランジスタ１５，１６，２１，２２，２３、２つ
の信号供給点４ａ，５ａ、それぞれ１つの伝達素子から
成る２つのスイッチ４，５、それぞれ２つのインバータ
から成る２つの保持素子１８，２０、ならびに出力側１
０を有している。これらの構成要素は、図１に示されて
いるように互いに接続されている。
【００２５】次に、この回路１の動作について詳しく説
明する。この目的で、差分入力クロック信号がオーバラ
ップしている場合の分岐２の１つのクロックサイクル全
体について説明する。ここでこのクロックサイクルは４
つの時点ｔ１〜ｔ４（図３参照）によって表されてい
る。差分入力クロック信号がオーバラップしていない場
合についても、同じことがあてはまる（図２参照）。
明する。この目的で、差分入力クロック信号がオーバラ
ップしている場合の分岐２の１つのクロックサイクル全
体について説明する。ここでこのクロックサイクルは４
つの時点ｔ１〜ｔ４（図３参照）によって表されてい
る。差分入力クロック信号がオーバラップしていない場
合についても、同じことがあてはまる（図２参照）。
【００２６】時点ｔ１においてノード１９が放電され
る。つまり、ノード１９により制御されるトランジスタ
１５が導通状態になる。さらにその結果、ノード１２が
充電される。時点ｔ１においてノード１４も充電され
る。このことによりトランジスタ１６が導通状態にな
り、その結果、ノード１３がアースを介して放電され
る。
る。つまり、ノード１９により制御されるトランジスタ
１５が導通状態になる。さらにその結果、ノード１２が
充電される。時点ｔ１においてノード１４も充電され
る。このことによりトランジスタ１６が導通状態にな
り、その結果、ノード１３がアースを介して放電され
る。
【００２７】充電されたノード１２と放電したノード１
３との組み合わせにより、スイッチ４と５が阻止され
る。これらのスイッチ４，５は有利には伝達素子により
実現され、これはそれぞれｐチャネル電界効果トランジ
スタとｎチャネル電界効果トランジスタによって構成さ
れている。スイッチ４，５が阻止されたことで、信号供
給点４ａもしくは５ａにより使用可能になる信号ＣＬＡ
Ｏ（図２および図３のそれぞれ１行目を参照）が、プロ
グラミング可能な切替信号ＣＬＡＴを介して生成されて
スイッチ４，５に供給され、それらの信号は回路の出力
側１０，１１には到達できない。信号ｂＣＬＡＯはＣＬ
ＡＯに対し反転された信号である。したがってノード１
７における信号は、もっぱら保持素子１８によって保持
される。
３との組み合わせにより、スイッチ４と５が阻止され
る。これらのスイッチ４，５は有利には伝達素子により
実現され、これはそれぞれｐチャネル電界効果トランジ
スタとｎチャネル電界効果トランジスタによって構成さ
れている。スイッチ４，５が阻止されたことで、信号供
給点４ａもしくは５ａにより使用可能になる信号ＣＬＡ
Ｏ（図２および図３のそれぞれ１行目を参照）が、プロ
グラミング可能な切替信号ＣＬＡＴを介して生成されて
スイッチ４，５に供給され、それらの信号は回路の出力
側１０，１１には到達できない。信号ｂＣＬＡＯはＣＬ
ＡＯに対し反転された信号である。したがってノード１
７における信号は、もっぱら保持素子１８によって保持
される。
【００２８】時点ｔ２においてノード１９が充電され、
その結果、トランジスタ１５が阻止される。さらに時点
ｔ２においてノード１４が放電され、その結果、トラン
ジスタ１６も阻止される。つまり両方のノード１２，１
３は、トランジスタ１５もしくはトランジスタ２３によ
って電流供給部から「分離される」。ノード１２，１３
に生じている電圧値は分離時点後、もっぱら保持素子２
０によって保持される。
その結果、トランジスタ１５が阻止される。さらに時点
ｔ２においてノード１４が放電され、その結果、トラン
ジスタ１６も阻止される。つまり両方のノード１２，１
３は、トランジスタ１５もしくはトランジスタ２３によ
って電流供給部から「分離される」。ノード１２，１３
に生じている電圧値は分離時点後、もっぱら保持素子２
０によって保持される。
【００２９】ついで時点ｔ３において、入力側８に立ち
上がり縁が到来する。つまり差分入力クロック信号Ｐｈ
ｉｇｈＤＬＣＬＫ（図２および図３のそれぞれ２行目を
参照）の値が、低レベル電圧から高レベル電圧に切り替
わる。その結果、トランジスタ２１が導通状態になる。
ノード１９が充電されていることでトランジスタ２２も
導通状態になっているので、ノード１２がアースに向か
って放電する。ノード１４は放電しているので、トラン
ジスタ２３も同様に導通状態となり、入力側８を介して
ノード１３が充電される。放電したノード１２と充電さ
れたノード１３との組み合わせにより、両方のスイッチ
４もしくは５は導通状態となり、準備された信号ＣＬＡ
ＯもしくはｂＣＬＡＯが出力側へ加えられ、そこにおい
てそれらの信号は出力クロック信号ＤＬＬＣＬＫもしく
はｂＤＬＬＣＬＫとして取り出すことができる（図２お
よび図３のそれぞれ最後の行を参照；ノード１９，１
４，１３，１２における信号経過特性は図２および図３
ではそれぞれ３行目〜６行目に示されている）。
上がり縁が到来する。つまり差分入力クロック信号Ｐｈ
ｉｇｈＤＬＣＬＫ（図２および図３のそれぞれ２行目を
参照）の値が、低レベル電圧から高レベル電圧に切り替
わる。その結果、トランジスタ２１が導通状態になる。
ノード１９が充電されていることでトランジスタ２２も
導通状態になっているので、ノード１２がアースに向か
って放電する。ノード１４は放電しているので、トラン
ジスタ２３も同様に導通状態となり、入力側８を介して
ノード１３が充電される。放電したノード１２と充電さ
れたノード１３との組み合わせにより、両方のスイッチ
４もしくは５は導通状態となり、準備された信号ＣＬＡ
ＯもしくはｂＣＬＡＯが出力側へ加えられ、そこにおい
てそれらの信号は出力クロック信号ＤＬＬＣＬＫもしく
はｂＤＬＬＣＬＫとして取り出すことができる（図２お
よび図３のそれぞれ最後の行を参照；ノード１９，１
４，１３，１２における信号経過特性は図２および図３
ではそれぞれ３行目〜６行目に示されている）。
【００３０】時点ｔ４において、スイッチ４により出力
側１０に送出された信号ＣＬＡＯは、遅延回路２４を介
してノード２５に進む。それによりこのノードは充電さ
れ、その結果、トランジスタ２３は阻止されトランジス
タ１６は導通する。これにより、ノード１３はアースを
介して放電する。他方ノード２５の充電により、ノード
１９が放電状態となる。そしてこの結果、トランジスタ
２２は阻止されトランジスタ１５は導通する。充電され
たノード１２と放電したノード１３の組み合わせによ
り、両方のスイッチ４，５が阻止されるようになる。こ
のようにして１つのクロックサイクル全体が実行され、
時点ｔ１で規定されているような状態に再び到達する。
側１０に送出された信号ＣＬＡＯは、遅延回路２４を介
してノード２５に進む。それによりこのノードは充電さ
れ、その結果、トランジスタ２３は阻止されトランジス
タ１６は導通する。これにより、ノード１３はアースを
介して放電する。他方ノード２５の充電により、ノード
１９が放電状態となる。そしてこの結果、トランジスタ
２２は阻止されトランジスタ１５は導通する。充電され
たノード１２と放電したノード１３の組み合わせによ
り、両方のスイッチ４，５が阻止されるようになる。こ
のようにして１つのクロックサイクル全体が実行され、
時点ｔ１で規定されているような状態に再び到達する。
【００３１】分岐２がノード２５を介して分岐３と結合
されていることで、ノード２５が充電されると２つのノ
ード２６もしくは２７が電流供給部から分離されるよう
になる。このようにして、分岐２のスイッチ４および５
が再び遮断する時点で精確に、図１の下半分の分岐３
は、入力側９に立ち上がり縁が到来したときに、両方の
スイッチ６および７を導通状態にすることができ、つま
りは信号ｂＣＬＡＯもしくはＣＬＡＯが両方の出力側１
０および１１に加えられるようになる。このようにして
分岐２の準備フェーズ中に、所望の出力クロック信号の
送出を分岐３によって引き継ぐことができる。これによ
り、信号遅延時間ないしは信号生成時間に関して最適化
された所望の出力クロック信号ＤＬＬＣＬＫもしくはｂ
ＤＬＬＣＬＫが得られるようになる。
されていることで、ノード２５が充電されると２つのノ
ード２６もしくは２７が電流供給部から分離されるよう
になる。このようにして、分岐２のスイッチ４および５
が再び遮断する時点で精確に、図１の下半分の分岐３
は、入力側９に立ち上がり縁が到来したときに、両方の
スイッチ６および７を導通状態にすることができ、つま
りは信号ｂＣＬＡＯもしくはＣＬＡＯが両方の出力側１
０および１１に加えられるようになる。このようにして
分岐２の準備フェーズ中に、所望の出力クロック信号の
送出を分岐３によって引き継ぐことができる。これによ
り、信号遅延時間ないしは信号生成時間に関して最適化
された所望の出力クロック信号ＤＬＬＣＬＫもしくはｂ
ＤＬＬＣＬＫが得られるようになる。
【００３２】図２ならびに図３からわかるように、出力
クロック信号ＤＬＬＣＬＫもしくはｂＤＬＬＣＬＫの上
述の生成は、差分入力クロック信号がオーバラップして
いる場合でもオーバラップしていない場合でも可能であ
る。その結果、出力クロック信号生成のため差分入力ク
ロック信号の立ち上がり縁ＰｈｉｇｈＤＬＣＬＫもしく
はＰｌｏｗＤＬＣＬＫだけが用いられるようになる。
クロック信号ＤＬＬＣＬＫもしくはｂＤＬＬＣＬＫの上
述の生成は、差分入力クロック信号がオーバラップして
いる場合でもオーバラップしていない場合でも可能であ
る。その結果、出力クロック信号生成のため差分入力ク
ロック信号の立ち上がり縁ＰｈｉｇｈＤＬＣＬＫもしく
はＰｌｏｗＤＬＣＬＫだけが用いられるようになる。
【図１】本発明による回路の１つの実施形態を示す図で
ある。
ある。
【図２】差分入力クロック信号がオーバラップしない場
合の図１による回路の様々な回路点における電圧値を示
す図である。
合の図１による回路の様々な回路点における電圧値を示
す図である。
【図３】差分入力クロック信号がオーバラップする場合
の図１による回路の様々な回路点における電圧値を示す
図である。
の図１による回路の様々な回路点における電圧値を示す
図である。
【図４】従来技術によるパルス比補償回路を示す図であ
る。
る。
【図５】従来技術によるマルチプレクサを示す図であ
る。
る。
１ パルス比補償回路 ２，３ 分岐 ４，５ スイッチ ４ａ，５ａ 信号供給点 ８，９ 入力側 １０，１１ 出力側 １８，２０ 保持素子 １５，１６，２２，２３ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パトリック ハイネ ドイツ連邦共和国 ミュンヘン ホーエネ ックシュトラーセ 50ベー (72)発明者 トルステン パルチュ アメリカ合衆国 ノースカロライナ リシ アー トライアングル パーク ティー ダブリュー アレクサンダー ドライヴ 79
Claims (8)
- 【請求項１】 パルス比補償回路とマルチプレクサを用
い、差分入力クロック信号およびプログラミング可能な
切替信号に依存して、データ路へのデータの送出がデー
タ路のクロックサイクル全体またはクロックサイクルの
整数分の１と同期するよう、局所的な出力クロック信号
が生成される形式の、 メモリセルフィールド出力側における送出遅延機構から
データ路へデータを送出する時点を制御するために局所
的な出力クロック信号を生成する回路（１）において、 前記パルス比補償回路は、結合された互いに対称的な２
つの分岐（２，３）から成り、 該分岐（２，３）に、それぞれ少なくとも２つのプログ
ラミング可能な信号供給点（４ａ，５ａ，６ａ，７ａ）
をもつマルチプレクサが統合されており、該信号供給点
は切替信号に依存して出力クロック信号を発生し、スイ
ッチ（４，５，６，７）を介して回路出力側（１０，１
１）と接続されており、 前記スイッチ（４，５，６，７）は、差分入力クロック
信号に依存して開放または閉成されることを特徴とす
る、 局所的な出力クロック信号を生成する回路。 - 【請求項２】 前記パルス比補償回路における対称的な
分岐（２，３）の各々は、少なくとも１つの入力側
（８，９）、少なくとも２つの信号供給点（４ａ，５
ａ，６ａ，７ａ）、これと結合された少なくとも２つの
スイッチ（４，５，６，７）、少なくとも２つの保持素
子（１８，２０）、ならびに少なくとも１つの出力側
（１０，１１）から成る、請求項１記載の回路。 - 【請求項３】 前記スイッチ（４，５，６，７）はそれ
ぞれ４つの端子を有しており、それらのうちの１つは出
力側（１０，１１）の１つと接続されており、１つは信
号供給点（４ａ，５ａ，６ａ，７ａ）の１つと、２つは
スイッチを制御するそれぞれ１つのノード（１２，１
３，２６，２７）と接続されている、請求項１または２
記載の回路。 - 【請求項４】 前記スイッチ（４，５，６，７）は、そ
れぞれｐチャネル電界効果トランジスタおよびｎチャネ
ル電界効果トランジスタから成る、請求項１から３のい
ずれか１項記載の回路。 - 【請求項５】 それぞれ異なる分岐（２，３）における
それぞれ２つのスイッチ（４，５，６，７）は、同じ出
力側（１０，１１）と接続されている、請求項３または
４記載の回路。 - 【請求項６】 前記メモリはＳＤＲＡＭチップ（同期ア
クセスによる書き込み読み出しメモリ）から成る、請求
項１から５のいずれか１項記載の回路。 - 【請求項７】 前記ＳＤＲＡＭチップはＤＤＲ−ＳＤＲ
ＡＭチップである（同期アクセスによるダブルデータレ
ートの書き込み読み出しメモリ）、請求項６記載の回
路。 - 【請求項８】 前記局所的な出力クロック信号は、デー
タ路へのデータの送出がデータ路のクロックサイクル全
体または半分と同期するよう生成される、請求項１から
７のいずれか１項記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10004108A DE10004108C1 (de) | 2000-01-31 | 2000-01-31 | Schaltungsanordnung zur Generierung eines Ausgangs-Taktsignals mit optimierter Signalgenerierungszeit |
| DE10004108.6 | 2000-01-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001229675A true JP2001229675A (ja) | 2001-08-24 |
| JP3479045B2 JP3479045B2 (ja) | 2003-12-15 |
Family
ID=7629299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001020713A Expired - Fee Related JP3479045B2 (ja) | 2000-01-31 | 2001-01-29 | 局所的な出力クロック信号を生成する回路 |
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| US6873509B2 (en) | 2002-05-13 | 2005-03-29 | Infineon Technologies Ag | Use of an on-die temperature sensing scheme for thermal protection of DRAMS |
| US6711091B1 (en) | 2002-09-27 | 2004-03-23 | Infineon Technologies Ag | Indication of the system operation frequency to a DRAM during power-up |
| US6985400B2 (en) * | 2002-09-30 | 2006-01-10 | Infineon Technologies Ag | On-die detection of the system operation frequency in a DRAM to adjust DRAM operations |
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| CN115273926B (zh) * | 2022-08-09 | 2024-05-17 | 长鑫存储技术有限公司 | 时钟输入电路及存储器 |
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| US6115318A (en) * | 1996-12-03 | 2000-09-05 | Micron Technology, Inc. | Clock vernier adjustment |
| US5923613A (en) * | 1998-03-18 | 1999-07-13 | Etron Technology, Inc. | Latched type clock synchronizer with additional 180°-phase shift clock |
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-
2000
- 2000-01-31 DE DE10004108A patent/DE10004108C1/de not_active Expired - Fee Related
-
2001
- 2001-01-18 EP EP01101063A patent/EP1122738A1/de not_active Withdrawn
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- 2001-01-30 TW TW090101791A patent/TW517245B/zh not_active IP Right Cessation
- 2001-01-31 KR KR10-2001-0004520A patent/KR100418470B1/ko not_active IP Right Cessation
- 2001-01-31 US US09/773,220 patent/US6366527B2/en not_active Expired - Lifetime
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