KR100418470B1 - 최적의 신호 발생 시간에 출력 클록 신호를 발생시키기위한 회로 - Google Patents

최적의 신호 발생 시간에 출력 클록 신호를 발생시키기위한 회로 Download PDF

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Abstract

DDR-SDRAM-메모리 칩에 있어서, 저장된 데이터를 적절한 순간에 데이터 트랙에 제공하기 위해서는, 매우 정확한 출력 클록 신호가 필요하다. 상기 신호는 대칭 회로(1)에 의해 발생되고, 상기 회로는 멀티플렉서가 클록율 보상기에 통합됨으로써 출력 클록 신호를 또한 최소 시간 내에 발생시킨다.

Description

최적의 신호 발생 시간에 출력 클록 신호를 발생시키기 위한 회로 {CIRCUIT FOR GENERATING OUTPUT-CLOCKSIGNAL AT OPTIMIZED SIGNAL GENERATING TIME}
본 발명은 메모리의 셀 필드의 출력부에 있는 출력 지연 장치로부터 데이터 트랙으로 데이터가 출력되는 시점을 제어하기 위한 로컬 출력 클록 신호를 발생시키기 위한 회로에 관한 것이다. 상기 회로에서는,- 데이터 트랙으로의 데이터의 출력이 상기 데이터 트랙의 전체 클록 사이클 또는 상기 데이터 트랙 정수 부분과 동기화되는 방식으로,
- 상기 로컬 출력 클록 신호가 클록율 보상기 및 멀티플렉서에 의해서 차동 입력 클록 신호 및 프로그램 가능한 전환 신호에 따라 발생될 수 있다.메모리 칩은 일반적으로 데이터가 저장되는 다수의 셀 필드 또는 셀 필드 스트립으로 이루어지고, 셀 필드는 다수의 제어 장치 및 데이터 트랙에 의해 메모리 칩의 입력부/출력부와 접속된다.
셀 필드에 대한 데이터 액세스 동안 발생되는 데이터 흐름을 조정하기 위해, 클록 신호가 사용된다. 상기 신호는 하나의 셀 필드의 신호 입력부에 제공된 이후 전체 셀 필드를 통해 송출되며, 활성화된 메모리 셀에 위치한 데이터가 판독되어 셀 필드의 출력부에 제공되고, 여기로부터 상기 데이터가 데이터 트랙에 도달하도록 작용한다.
"Double-Data-Rate-Synchronous-Dynamic-Random-Access-Memory"-메모리 칩(동기 액세스 이중 데이터율-메모리 칩), 약칭 DDR-SDRAM의 경우에는, 클록 신호로서 차동 입력 클록 신호가 사용된다. 상기 신호는 1/2 클록 사이클만큼 서로 시트프된, 동일한 주파수의 2개의 클록으로 이루어진다.
데이터 충돌을 방지하기 위해, 셀 필드의 출력부에 제공된 데이터는 데이터 트랙의 클록과 동기화되어야하는 정확하게 규정된 출력 시점에서 데이터 트랙으로 출력되어야한다. 이 경우 데이터 트랙으로의 데이터 출력은 데이터 트랙의 전체 클록 사이클 또는 데이터 트랙의 정수 부분과 동기화될 수 있다. 액세스되어야 하는 개별 데이터는 셀 필드 내부의 여러 장소에 저장되기 때문에, 상기 개별 데이터는 "잘못된 순서로" 너무 이르게 또는 너무 늦게 셀 필드의 출력부에 도달할 수 있다. 이 때문에, 특히 DDR-SDRAM의 경우에는 통상적으로 셀 필드의 출력부에 출력 지연 장치가 제공될 수 있고, 상기 장치는 도달되는 데이터가 올바르게 분류되도록 하고, 정확하게 규정된 시점에서 데이터 트랙으로 출력되도록 한다. 상기 출력 지연 장치는 예컨대 공지된 시프트 레지스터로 구현된다.
상기 출력 지연 장치에 의해 데이터 출력을 제어하기 위해, 특히 매우 정확한 출력 클록 신호가 필요하며, 상기 신호는 차동 입력 클록 신호의 2개의 클록에 의해 국부적으로 출력 지연 장치에서 다시 발생된다. 상기 출력 클록 신호는 거의 50%의 클록율을 가져야만 한다. 상기 차동 클록의 하강 에지는 셀 필드를 통한 송출에 의해 "평탄화"되기 때문에, 즉 예리함 및 클록 파워가 상실되기 때문에, 상기 차동 입력 클록 신호 자체는 상기 목적에 부적합하다.
출력 클록 신호의 발생은 일반적으로, 차동 입력 클록 신호의 하나의 에지 형태, 예컨대 "평탄화"의 문제를 발생시키지 않고 그에 따라 전체 클록 사이클 및 예컨대 절반 클록 사이클용으로 알맞은 크기를 제공하는 상승 에지가 클록율 보상기에 제공됨으로써 이루어진다. 상기 보상기는 차동 입력 클록 신호의 2개의 클록 신호의 2개의 상승 에지로부터, 2개의 클록 신호로 이루어진 출력 클록 신호를 발생시키고, 상기 출력 클록 신호는 예리한 상승 에지와 예리한 하강 에지로 인해 "최대" 클록율을 가진다. 즉 2개의 클록 신호의 펄스가 최대로 넓지만, 서로 중첩되지는 않는다.
상기 출력 지연 장치가 가급적 유연하게 사용될 수 있도록 하기 위해, 상기 출력 지연 장치를 제어하는, 클록율 보상기에 의해 발생된 출력 클록 신호는 프로그램 가능한 전환 신호를 통해, 임의의 클록 사이클 시간 간격 동안 추가로 변경될 수 있다. 따라서 상기 전환 신호는 출력 클록 신호의 클록율에 영향을 미치며, 가능한 출력 시점중 어느 시점에서 상응하는 데이터(비트)가 출력되는지를 결정한다. 상기한 바와 같이, 가능한 출력 시점 자체는 차동 입력 클록 신호에 의해 결정된다.
상기 클록율 보상기에 의해 "추출된" 출력 클록 신호의 변경은 예컨대 다음에 접속된 멀티플렉서에 의해 이루어지고, 상기 멀티플렉서는 프로그램 가능한 전환 신호에 따라 출력 클록 신호의 2개의 클록 신호의 신호 레벨을 임의로 바꾼다.
상기 종래 기술의 단점은 클록율 보상기에도 불구하고 클록율 보상기 내부의 신호 전파 시간 차이에 의해, 2개의 "추출된" 클록 신호가 클록율 보상기의 출력부에서 매우 정확하게 서로 반전되지 않고, 오히려 추가로 작은 부분 만큼만 시프트되며, 이러한 시프트가 신호 중첩을 발생시킴으로써 데이터 출력시 문제를 야기할 수 있다는 것이다. 또한 클록율 보상기 및 멀티플렉서의 연속적인 접속은 출력 클록 신호가 "완성"될 때까지 상당히 많은 시간이 경과되도록 하며, 이것은 데이터 트랙의 클록과의 동기화 문제를 야기할 수 있고 그에 따라 메모리의 최대 클록 주파수를 제한한다.
도 4 에 종래 기술에 따른 클록율 보상기가 도시된다 :
상승 에지가 예컨대 인버터(I) 및 게이트(G)로 이루어진 회로의 입력부(31)에 도달하면, 이로 인해 발생되는 펄스에 의해 노드(29) 및 노드(30)는 고전압("H") 또는 저전압("L")으로 세팅된다. 그러나 신호는 노드(28)에서부터 노드(29)까지 보다는 AND-게이트의 출력부(28)에서부터 노드(30)까지 더 많은 전파 시간을 필요로 한다. 따라서 노드(29 및 30)는 상이한 시점에서 세팅된다. 즉 이것은 신호 중첩을 발생시킨다.
상기 노드(29,30)는 통상적으로 멀티플렉서(MUX)와 접속되고(도 5 참조), 상기 멀티플렉서는 전환 신호(CLAT) 및 노드(29,30)의 각 상태("H" 또는 "L")에 따라 출력 클록 신호(DLLCLK 또는 bDLLCLK)를 공급한다.
본 발명의 목적은 전술한 전파 시간으로 인한 단점을 제거한 회로를 제공하는 데 있다.
도 1은 본 발명에 따른 회로의 실시예이고,
도 2는 중첩되지 않은 차동 입력 클록 신호에 있어서 도 1의 회로의 상이한 포인트에 대한 전압 값이고,
도 3은 중첩되는 차동 입력 클록 신호에 있어서 도 1의 회로의 상이한 포인트에 대한 전압 값이고,
도 4는 종래 기술에 따른 클록율 보상기이고, 및
도 5는 종래 기술에 따른 멀티플렉서를 도시한다.
*도면의 주요 부호에 대한 설명*
1 : 회로 2,3 : 대칭 브랜치
4,5,6,7 : 스위치 4a, 5a ,6a, 7a :신호 공급점
8,9 : 입력부 10,11 :출력부
12,13,26,27: 노드 18, 20 : 홀딩 소자 15,16,21,22,23 : 트랜지스터
상기 목적은 본 발명에 따라
- 클록율 보상기가 2개의 결합된, 서로 대칭인 브랜치로 구성되며,
- 각각 적어도 2개의 프로그램 가능한 신호 공급점을 가진 멀티플렉서가 통합되고, 상기 신호 공급점은 전환 신호에 따라 출력 클록 신호를 발생시키고, 스위치를 통해 회로의 출력부와 접속되며,
- 상기 스위치가 차동 입력 클록 신호에 따라 개방되거나 또는 폐쇄됨으로써 달성된다.
바람직한 개선예는 특히 종속항에 제시된다.
상기 클록율 보상기는 2개의 서로 대칭인 브랜치로 구성된다. 회로의 2개의 입력부중 각 하나의 입력부는 2개의 브랜치중 하나와 접속된다. 상기 각 브랜치는 주기적으로 반복되고 2개의 위상으로 분할될 수 있는 작동 사이클을 가진다 : 출력-클록 신호-준비 위상 및 출력-클록 신호-출력 위상. 상기 2개의 브랜치의 작동 위상은 서로 상보적이다. 즉, 회로의 제 1 브랜치가 출력-클록 신호-준비 위상에 위치하는 반면, 회로의 제 2 브랜치는 출력-클록 신호-출력 위상에 위치한다.
각 브랜치는 적어도 2개의 신호 공급점을 포함하고, 상기 공급점은 각각 하나의 스위치를 통해, 예컨대 전달 부재에 의해 구현되고, 회로의 출력부중 하나와 접속된다. 출력-클록 신호-준비 위상에서는, 다음에 출력될 출력 클록 신호가 2개의 신호 공급점에서 각 브랜치의 전환 신호에 따라 준비되며, 이 때 스위치는 개방되고, 출력 클록 신호는 회로의 출력부에 도달할 수 없게 된다. 차동 입력 클록 신호의 상승 에지에 의해 각 브랜치의 입력부에서 개시되는 출력-클록 신호-출력 위상에서는 스위치가 폐쇄되고, 그에 따라 선행하는 출력 클록 신호 준비 위상에서 준비된 출력 클록 신호가 2개의 출력부에 인가된다. 이후에 2개의 스위치가 다시 폐쇄된다.
이 경우 상기 2개의 브랜치는, 하나의 브랜치에 의한 출력 신호의 출력이 다른 브랜치의 신호 준비 위상의 개시를 야기하거나 또는 그 역이 성립되도록 결합된다.
본 발명의 중요한 특징은 클록율 보상기가 신호 공급점을 가짐으로써, 상기 클록율 보상기 자체가 멀티플렉서의 기능을 담당한다는데 있다. 지금까지 종래의 기술에서 나타난 바와 같이, 소정의 출력 클록 신호를 얻기 위해 클록율 보상기에 의해 발생된 신호가 계속해서 멀티플렉서에 의해 조작될 필요가 없고, 오히려 상기 소정의 출력 클록 신호는 단 하나의 프로세스에서 발생된다. 이것은 클록율 보상기의 뒤에 접속된 멀티플렉서가 필요 없게 되는 장점을 가지며, 이로써 종래의 기술에서 필요한 멀티플렉서의 처리 시간이 생략된다. 이러한 시간 절약에 의해 재차 메모리 칩의 높은 클록율이 구현될 수 있게 된다.
신호 공급점에 의해 발생될 수 있는, 전환 신호에 따라 프로그램 가능한 출력 클록 신호는 차동 입력 클록 신호의 상승 에지가 회로 브랜치의 상응하는 입력부에 공급되기 이전의 시간 간격 동안 준비되기 때문에, 상기 출력 클록 신호는 상승 에지의 도달시 즉시 즉, 지연되지 않고 출력부에 인가될 수 있다.
본 발명의 추가 장점은 대칭 구조에 의해서 출력 클록 신호를 구성하는 2개의 출력 클록 사이의 전파 시간 차이가 회로의 2개 출력부에서 나타나지 않는다는 점이다. 따라서, 상호 정확하게 상보적인 즉, 반전된 2개의 신호가 얻어질 수 있다.
본 발명의 상기 특징 및 추가 특징 및 장점은 이어서 열거된 도면과 관련하여 더 자세히 설명된다.
도 1은 본 발명에 따른 회로(1)의 매우 바람직한 실시예를 도시한다.
상기 회로(1)는 2개의 서로 대칭인 브랜치(2 및 3)로 이루어지고, 상기 브랜치중 각 브랜치는 (여기서는 예시를 위해 브랜치(2)에 대한 도면 부호만이 제공된다) 입력부(8), 5개의 트랜지스터(15,16,21,22 및 23), 2개의 신호 공급점(4a 및 5a), 각각 하나의 전달 부재로 이루어진 2개의 스위치(4 및 5), 각각 2개의 인버터로 이루어진 2개의 홀딩 소자(18 및 20), 및 출력부(10)를 포함한다. 상기 부품은 도 1 에 도시된 방식으로 서로 접속된다.
이어서 상기 회로(1)의 동작이 더 자세히 기술된다. 이를 위해, 중첩된 차동 입력 클록 신호에서는 브랜치(2)의 하나의 완전한 클록 사이클이 기술되며, 상기 클록 사이클은 4개의 시점(t1 내지 t4)에 의해 특징 지워진다. 동일한 중첩은 중첩되지 않은 차동 입력-클록 신호에도 적용된다(도 2 참조).
시점(t1)에서 노드(19)가 방전된다. 이것은 상기 노드(19)에 의해 트리거링되는 트랜지스터(15)가 도전되는 것을 의미한다. 이것은 재차 노드(12)가 충전되는 결과를 가져온다. 상기 시점(t1)에서는 노드(14)도 마찬가지로 충전된다. 이것은 트랜지스터(16)가 도통되도록 하고, 이것은 재차 노드(13)가 접지를 통해 방전되는 결과를 가져온다.
충전된 노드(12)와 방전된 노드(13)의 조합은 스위치(4 및 5)가 차단되게 한다. 상기 스위치(4 및 5)는 바람직하게 각각 하나의 p-채널-전계 효과 트랜지스터 및 하나의 n-채널-전계 효과 트랜지스터로 이루어진 전달 부재로 구현된다. 상기 차단된 스위치(4,5)로 인해, 공급점(4a 또는 5a)에 의해 공급되는 신호(CLA0 (도 2,3, 각 행 1 참고) 또는 bCLA0)는 프로그램 가능한 전환 신호(CLAT)를 통해 발생되어, 상기 스위치(4,5)에 인가되고, 회로의 출력부(10 및 11)에는 도달할 수 없게 된다. 상기 신호(bCLA0)는 CLA0 에 대해 반전된 신호이다. 노드(17)의 신호는 이후에 홀딩 소자(18)에 의해 유지된다.
시점(t2)에서 노드(19)가 충전되고, 이것은 트랜지스터(15)가 차단되는 결과를 가져온다. 또한 상기 시점(t2)에서는 노드(14)가 방전되고, 이것은 트랜지스터(16)가 마찬가지로 차단되는 결과를 가져온다. 이것은 전류 공급 회로의 2개의 노드(12 및 13)가 트랜지스터(15) 또는 트랜지스터(23)를 통해 "분리"되는 것을 의미한다. 노드(12 및 13)에서의 전압 값은 분리 시점 이후에 홀딩 소자(20)에 의해서만 유지된다.
시점(t3)에서는 단 하나의 상승 에지만이 입력부(8)에 도달한다. 차동 입력 클록 신호(phighDLCLK)(도 2,3, 각 행(2) 참조)의 값은 낮은 전압에서 높은 전압으로 교체된다. 이것은 트랜지스터(21)가 도통되는 결과를 가져온다. 트랜지스터(22)가 충전된 노드(19)로 인해 마찬가지로 도통되기 때문에, 노드(12)는 접지로 방전된다. 노드(14)가 방전되기 때문에, 트랜지스터(23)는 마찬가지로 도통되고, 입력부(8)를 통해 노드(13)의 충전을 야기한다. 방전된 노드(12)와 충전된 노드(13)의 조합은 2개의 스위치(4 또는 5)가 도통되도록 하고, 준비된 신호(CLA0 또는 bCLA0)가 출력부(10 및 11)에 인가되도록 하며, 이 때 상기 신호는 출력 클록 신호(DLLCLK 또는 bDLLCLK)로서 추정될 수 있다(도 2,3 각 마지막 행 참조 ; 노드(19,14,13 및 12)의 신호 전파 시간은 도 2,3 에서 각 행(3 내지 6)에서 도시된다.)
시점(t4)에서는 스위치(4)에 의해 출력부(10)에 공급된 신호(CLA0)가 지연 체인(24)을 통해 노드(25)에 도달한다. 상기 노드는 이로 인해 충전되고, 이것은 트랜지스터(23)가 차단되고, 트랜지스터(16)가 도통되는 결과를 가져온다. 이것은 노드(13)가 접지를 통해 방전되도록 한다. 다른 한편으로 노드(25)의 충전은 노드(19)가 방전되게 한다. 이로 인해, 재차 트랜지스터(22)가 차단되고, 트랜지스터(15)는 도통되는 결과가 초래된다. 이것은 재차 노드(12)가 충전되는 결과를 가져온다. 충전된 노드(12)와 방전된 노드(13)의 조합은 2개의 스위치(4 및 5)가 차단되게 한다.
따라서, 하나의 완전한 클록 사이클이 순환되고, 시점(t1)으로 표시된 상태가 다시 얻어진다.
노드(25)를 통한 브랜치(2)와 브랜치(3)의 결합은, 노드(25)가 충전되는 경우, 2개의 노드(26 또는 27)가 전원으로부터 분리되게 한다. 따라서 정확히 브랜치(2)의 스위치(4 및 5)가 다시 차단되는 시점에서 도 1 하부의 브랜치(3)는 상승 에지가 입력부(9)에 도달할 경우, 2개의 스위치(6 및 7)를 도통시키고, 그에 따라 신호(bCLAO 또는 CLA0)를 2개의 출력부(10 및 11)에 인가시킬 준비를 한다. 따라서 브랜치(2)의 준비 위상에서는 소정의 출력 클록 신호의 출력이 브랜치(3)에 의해서 이루어질 수 있다. 이것은 신호 전파 시간 또는 신호 발생 시간에 있어서 최적의 소정 출력 클록 신호(DLLCLK 또는 bDLLCLK)를 발생시킨다.
도 2 및 도 3 에 나타난 바와 같이, 상기 출력 클록 신호(DLLCLK 또는 bDLLCLK)의 발생은 중첩되는 또한 중첩되지 않는 차동 입력 클록 신호의 경우에 모두 가능하다. 이것은 출력 클록 신호를 발생시키기 위해 다만 차동 입력 클록 신호(phighDLCLK 또는 plowDLCLK)의 상승 에지만이 사용됨으로써 나타나는 결과이다.
본 발명의 목적에 따라 전파 시간으로 인한 단점이 제거된 회로가 제공된다.

Claims (8)

  1. 메모리의 셀 필드의 출력부에 있는 출력 지연 장치로부터 데이터 트랙으로 데이터가 출력되는 시점을 제어하기 위한 로컬 출력 클록 신호를 발생시키기 위한 회로(1)로서,
    출력부(10,11); 및
    국부 출력을 발생시키며 차동 입력 클록 신호를 수신하는 2개의 결합된, 서로 대칭인 브랜치(2,3)로 구성된 클록율 보상기를 포함하며,
    상기 각각의 2개의 결합된, 서로 대칭인 브랜치는 상기 출력부중 하나에 연결된 스위치(4,5,6,7) 및 상기 스위치에 연결된 적어도 2개의 프로그램 가능한 신호 공급점(4a,5a,6a,7a)으로 구성된 멀티플렉서를 구비하며,
    상기 멀티플렉서는 전환 신호에 따라 상기 스위치를 통해 상기 출력부중 하나에 연결되는 국부 출력 클록 신호를 제공하며,
    상기 스위치는 차동 입력 클록 신호에 따라 개방 및 폐쇄되며,
    상기 데이터 트랙상의 데이터 출력은 상기 데이터 트랙의 전체 사이클중 하나 및 상기 전체 클록 사이클의 정수 부분과 동기화되는 것을 특징으로 하는 회로.
  2. 제 1 항에 있어서,
    상기 클록율 보상기의 상기 각각의 대칭 브랜치(2,3)는 적어도 하나의 입력부(8,9), 적어도 2개의 신호 공급점(4a,5a,6a,7a), 상기 신호 공급점에 연결된 적어도 2개의 스위치(4,5,6,7), 적어도 2개의 홀딩 소자(18,20) 및 적어도 하나의 출력부(10,11)로 이루어지는 것을 특징으로 하는 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 스위치(4,5,6,7)가 각각 4개의 단자를 포함하고,
    상기 단자중 하나의 단자는 상기 출력부(10,11)중 하나와 접속되고,
    상기 단자중 다른 단자는 상기 신호 공급점(4a,5a,6a,7a)중 하나와 접속되고,
    상기 단자중 나머지 2개의 단자는 스위치를 제어하는 하나의 노드(12,13,26,27)와 각각 접속되는 것을 특징으로 하는 회로.
  4. 제 1 항 또는 제 2 항에 있어서.
    상기 스위치(4,5,6,7)는 각각 하나의 p-채널-전계 효과 트랜지스터 및 하나의 n-채널-전계 효과 트랜지스터로 이루어지는 것을 특징으로 하는 회로.
  5. 제 3 항에 있어서,
    상기 2개의 결합된, 서로 대칭인 브랜치(2,3)는 상기 스위치(4,5,6,7)중 2개의 스위치를 가지며, 상기 2개의 스위치는 각각 상기 출력부(10,11)중 동일한 하나와 접속되는 것을 특징으로 하는 회로.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 메모리는 SDRAM-칩(동기 액세스 기록-판독 메모리)으로 이루어지는 것을 특징으로 하는 회로.
  7. 제 6 항에 있어서,
    상기 SDRAM-칩이 DDR-SDRAM-칩 (동기 액세스 이중 데이터율-기록-판독 메모리)인 것을 특징으로 하는 회로.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 로컬 출력 클록 신호는 상기 데이터 트랙으로의 데이터 출력이 상기 데이터 트랙의 전체 클록 사이클 또는 절반 클록 사이클과 동기화되는 방식으로 발생되는 것을 특징으로 하는 회로.
KR10-2001-0004520A 2000-01-31 2001-01-31 최적의 신호 발생 시간에 출력 클록 신호를 발생시키기위한 회로 KR100418470B1 (ko)

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