KR100282486B1 - 반도체 장치의 클럭 발생 회로 - Google Patents

반도체 장치의 클럭 발생 회로 Download PDF

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Abstract

본 발명에 따른 클럭 발생 회로는 클럭 버퍼, 분주 회로, 메인 지연 회로, 제 1 지연 회로부, 스위치 제어 신호 발생부, 제 2 지연 회로부, 스위치 회로 및 출력 구동 회로를 포함한다. 상기 클럭 버퍼는 외부로부터의 외부 클럭 신호를 받아들여서 소정의 지연 시간을 가지는 클럭 신호를 출력한다. 상기 분주 회로는 상기 클럭 버퍼로부터의 상기 클럭 신호를 소정의 배율만큼 분주한 분주 신호를 출력한다. 상기 메인 지연 회로는 상기 분주 신호를 지연시킨 지연 신호를 출력한다. 상기 제 1 지연 회로부는 상기 지연 신호를 받아들여서 각각 소정의 지연 시간들을 가지는 복수 개의 제 1 지연 신호들을 출력한다. 상기 스위치 신호 발생부는 상기 외부 클럭 신호에 대해 소정 배율의 주기를 가지는 상기 분주 신호의 제어에 의해 상기 제 1 지연 회로부로부터의 상기 제 1 지연 신호들을 저장하고 그리고 상기 스위치 회로를 제어하기 위한 복수 개의 스위치 제어 신호들을 출력한다. 상기 제 2 지연 회로부는 상기 클럭 버퍼로부터의 상기 클럭 신호를 받아들여서 각각 소정의 지연 시간들을 가지는 제 2 지연 신호들을 출력한다. 상기 스위치 회로는 상기 클럭 신호와 상기 제 2 지연 회로부로부터의 상기 제 2 지연 신호들 중 하나를 상기 출력 구동 회로로 전달한다. 상기 출력 구동 회로는 상기 스위치 회로를 통해 공급되는 지연 신호를 버퍼링한 내부 클럭 신호를 내부 회로로 출력한다.

Description

반도체 장치의 클럭 발생 회로(A CIRCUIT FOR GENERATING CLOCK OF SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치(semiconductor device)에 관한 것으로서, 구체적으로는 외부 클럭 신호(external clock signal)에 동기된 내부 클럭 신호(internal clock signal)를 발생하는 클럭 발생 회로(clock generating circuit)에 관한 것이다.
도 1 및 도 2를 참조하면, 종래의 기술에 따른 클럭 발생 회로는 클럭 버퍼(10), 메인 지연 회로(20), 제 1 지연 회로부(30), 스위치 제어 신호 발생부(40), 제 2 지연 회로부(50), 스위치 회로(60) 및 출력 구동 회로(70)를 구비한다. 상기 클럭 버퍼(10)는 외부로부터의 외부 클럭 신호(external clock signal ;CLK)를 받아들인다. 상기 메인 지연 회로(20)는 상기 클럭 버퍼(10)에 의해 지연된 클럭 신호(PCLK)를 소정의 정해진 시간만큼 지연시킨 지연 신호(DCLK0)를 출력한다. 상기 제 1 지연 회로부(30)는 상기 메인 지연 회로(20)로부터의 상기 지연 신호(DCLK0)를 받아들여서 상기 지연 신호(DCLK0)에 대해 각각 소정의 지연 시간들을 가지는 복수 개의 제 1 지연 신호들(DCLK1, DCLK2, ..., DCLKn)을 출력한다.
상기 스위치 제어 신호 발생부(40)는 상기 클럭 버퍼(10)로부터의 상기 클럭 신호(PCLK)의 제어에 의해 상기 제 1 지연 회로부(30)로부터의 상기 제 1 지연 신호들(DCLK1, DCLK2, ..., DCLKn)을 저장하고 그리고 상기 스위치 회로(60)를 제어하기 위한 복수 개의 스위치 제어 신호들(CON1, CON2, ...CONn, CONn+1)을 출력한다. 상기 제 2 지연 회로부(50)는 상기 클럭 버퍼(10)로부터의 상기 클럭 신호(PCLK)를 받아들여서 상기 클럭 신호(PCLK)에 대해 각각 소정의 지연 시간들을 가지는 복수 개의 제 2 지연 신호들(D'CLK1, D'CLK2, ..., D'CLKn)을 출력한다. 상기 스위치 회로(60)는 상기 스위치 제어 신호 발생부(40)로부터의 상기 스위치 제어 신호들(CON1, CON2, ...CONn, CONn+1)의 제어에 의해 상기 클럭 버퍼(10)로부터 상기 출력 구동 회로(70)로 공급되는 상기 클럭 신호(PCLK)의 도전 경로를 스위칭한다. 상기 출력 구동 회로(70)는 상기 스위치 회로(60)를 통해 공급되는 상기 클럭 신호(PCLK)를 버퍼링한 내부 클럭 신호(PCLK_M)를 내부 회로(도시되지 않음)로 출력한다.
도 3을 참조하면, 상기 클럭 버퍼(10)는 상기 외부 클럭 신호(CLK)를 받아들여서 소정의 지연 시간을 가지는 상기 클럭 신호(PCLK)를 출력한다. 상기 메인 지연 회로(20)는 상기 클럭 신호(PCLK)를 지연시켜 출력한다. 상기 제 1 지연 회로부(30)의 지연 회로들(D1, D2, ..., Dn)은 상기 클럭 신호(PCLK)를 받아들여서 소정의 각각 지연 시간들을 가지는 상기 제 1 지연 신호들(DCLK1, DCLK2, ..., DCLKn)을 출력한다. 상기 스위치 제어 신호 발생부(40)의 스위치 제어 신호 발생 회로들(SC1, SC2, ..., SCn, SCn+1)은 상기 제 1 지연 신호들(DCLK1, DCLK2, ..., DCLKn)을 받아들여서 저장하고 그리고 상기 스위치 회로(60)의 스위치들(S1, S2, ..., Sn, Sn+1)을 제어하기 위한 상기 스위치 제어 신호들(CON1, CON2, ...CONn, CONn+1)을 출력한다.
상기 제 2 지연 회로부(50)의 지연 회로들(D'1, D'2, ..., D'n)은 상기 클럭 버퍼(10)로부터의 상기 클럭 신호(PCLK)를 소정의 지연 시간을 가지는 상기 제 2 지연 신호들(D'CLK1, D'CLK2, ..., D'CLKn)을 출력한다. 상기 스위치 회로(60)의 상기 스위치들(S1, S2, ..., Sn, Sn+1)은 상기 스위치 제어 신호 발생부(40)로부터의 상기 스위치 제어 신호들(CON1, CON2, ...CONn, CONn+1)의 제어에 의해 상기 제 2 지연 회로부(50)를 통해 지연된 상기 제 2 지연 신호들(D'CLK1, D'CLK2, ..., D'CLKn) 중 상기 외부 클럭 신호(CLK)와 일치되는 위상을 가지는 하나의 지연 신호를 상기 출력 구동 회로(70)로 공급한다.
상기 클럭 발생 회로는 외부로부터의 상기 외부 클럭 신호(CLK)를 받아들여서 상기 내부 회로의 동작을 위한 상기 내부 클럭 신호(PCLK_M)를 출력한다. 상기 클럭 발생 회로는 상기 외부 클럭 신호(CLK)와 상기 내부 클럭 신호(PCLK_M)의 지연 시간의 차이를 방지하기 위한 SDL(synchronous delay line) 방식의 동기화 장치이다. 상기 SDL 방식의 상기 클럭 발생 회로는 상기 메인 지연 회로(20)와 상기 제 1 및 제 2 지연 회로부들(30, 50)들과 같은 지연 회로들로 구성된다. 그리고 상기 SDL 방식의 상기 클럭 발생 회로는 상기 외부 클럭 신호(CLK)와 일치되는 위상(phase)을 가지는 상기 내부 클럭 신호(PCLK_M)를 출력한다. 이 때문에 상기 외부 클럭 신호(CLK)의 매 주기마다 상기 외부 클럭 신호(CLK)와 상기 내부 클럭 신호(PCLK_M)의 위상을 일치시키기 위해 상기 제 1 및 제 2 지연 회로부들(30, 50)의 지연 회로들이 모두 동작된다. 이로인해, 상기 클럭 발생 회로는 상기 내부 클럭 신호(PCLK_M)를 발생시키기 위해 많은 전류를 소모하는 문제점이 발생된다.
따라서 본 발명의 목적은 전류 소모를 줄인 반도체 장치의 클럭 발생 회로를 제공하는 것이다.
도 1은 종래의 기술에 따른 클럭 발생 회로의 블록도;
도 2는 도 1의 클럭 발생 회로의 회로도;
도 3은 도 1의 클럭 발생 회로의 동작을 보여주는 동작 타이밍도;
도 4는 본 발명에 따른 클럭 발생 회로의 블록도;
도 5는 도 4의 클럭 발생 회로의 상세 회로도 및;
도 6은 도 4의 클럭 발생 회로의 동작을 보여주는 동작 타이밍도이다.
*도면의 주요 부분에 대한 부호 설명
100 : 클럭 버퍼 200 : 분주 회로
300 : 메인 지연 회로 400 : 제 1 지연 회로부
500 : 스위치 제어 신호 발생 회로 600 : 제 2 지연 회로부
700 : 스위치 회로 800 : 출력 구동 회로
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 클럭 발생 회로는 상기 외부 클럭을 받아들이는 클럭 버퍼와; 상기 클럭 버퍼로부터의 상기 외부 클럭을 분주하는 분주 수단과; 상기 분주 수단에 의해 분주된 분주 신호를 지연하는 제 1 지연 수단과; 상기 제 1 지연 수단에 의해서 지연된 상기 분주 신호를 받아들여서 상기 분주 신호에 대해 각각 소정의 지연 시간들을 가지는 제 1 그룹의 지연 신호들을 출력하는 제 2 지연 수단과; 상기 제 1 그룹의 지연 신호들을 받아들이고, 상기 분주 수단으로부터의 상기 분주 신호에 응답해서 상기 분주 신호의 주기에 따라 가변되는 복수 개의 스위치 신호들을 발생하는 스위치 신호 발생 수단과; 상기 클럭 버퍼로부터의 상기 외부 클럭을 받아들여서 상기 외부 클럭 신호에 대해 각각 소정의 지연 시간들을 가지는 제 2 그룹의 지연 신호들을 출력하는 제 3 지연 수단과; 상기 내부 클럭을 출력하는 출력 구동 회로 및; 상기 스위치 신호들에 응답해서 상기 클럭 버퍼에 의해서 지연된 상기 외부 클럭 및 상기 제 3 지연 수단으로부터의 상기 제 2 그룹의 지연 신호들 중 상기 외부 클럭과 일치되는 위상을 가지는 하나의 지연 신호를 상기 출력 구동 회로로 전달하는 스위치 회로를 포함한다.
이 실시예에 있어서, 상기 제 2 지연 수단은 상기 분주 수단으로부터의 상기 분주 신호를 각각 소정의 지연 시간들을 갖도록 지연시키는 복수 개의 지연 회로들을 포함한다.
이 실시예에 있어서, 상기 스위치 신호 발생 수단은, 상기 제 2 지연 수단으로부터의 상기 제 1 그룹의 지연 신호들을 래치하는 래치 회로부 및, 상기 래치 회로부에 래치된 상기 제 1 그룹의 지연 신호들 및 상기 분주 수단으로부터의 상기 분주 신호를 조합하여 상기 스위치 신호들을 발생하는 스위치 신호 발생 회로를 포함한다.
(작용)
이와같은 장치에 의해서, 외부 클럭 신호를 분주하여 상기 외부 클럭보다 긴 주기를 가지는 분주된 신호의 매 주기마다 스위칭 동작을 수행함으로써, 상기 외부 클럭의 매 주기마다 스위칭함으로 인해 발생되는 전류 소모를 줄일 수 있다.
(실시예)
이하 본 발명의 실시예에 따른 참조도면 도 4 내지 도 6에 의거하여 상세히 설명한다.
도 4를 참조하면, 본 발명의 신규한 클럭 발생 회로는 클럭 버퍼(100), 분주 회로(200), 메인 지연 회로(300), 제 1 지연 회로부(400), 스위치 제어 신호 발생부(500), 제 2 지연 회로부(600), 스위치 회로(700) 및 출력 구동 회로(800)를 포함한다. 상기 클럭 버퍼(100)는 외부로부터의 외부 클럭 신호(CLK)를 받아들여서 소정의 지연 시간을 가지는 클럭 신호(PCLK)를 출력한다. 상기 분주 회로(200)는 상기 클럭 버퍼(100)로부터의 상기 클럭 신호(PCLK)를 소정의 배율만큼 분주한 분주 신호(PCLK_S)를 출력한다. 상기 메인 지연 회로(300)는 상기 분주 신호(PCLK_S)를 지연시킨 지연 신호(DCLK0)를 출력한다. 상기 제 1 지연 회로부(400)는 상기 지연 신호(DCLK0)를 받아들여서 각각 소정의 지연 시간들을 가지는 복수 개의 제 1 지연 신호들(DCLK1, DCLK2, ..., DCLKn)을 출력한다.
상기 스위치 신호 발생부(500)는 상기 외부 클럭 신호(CLK)에 대해 소정 배율의 주기를 가지는 상기 분주 신호(PCLK_S)의 제어에 의해 상기 제 1 지연 회로부(400)로부터의 상기 제 1 지연 신호들(DCLK1, DCLK2, ..., DCLKn)을 저장하고 그리고 상기 스위치 회로(700)를 제어하기 위한 복수 개의 스위치 제어 신호들(CON1, CON2, ...CONn, CONn+1)을 출력한다. 상기 제 2 지연 회로부(600)는 상기 클럭 버퍼(100)로부터의 상기 클럭 신호(PCLK)를 받아들여서 각각 소정의 지연 시간들을 가지는 제 2 지연 신호들(D'CLK1, D'CLK2, ..., D'CLKn)을 출력한다. 상기 스위치 회로(700)는 상기 클럭 신호(PCLK)와 상기 제 2 지연 회로부(600)로부터의 상기 제 2 지연 신호들(D'CLK1, D'CLK2, ..., D'CLKn) 중 하나를 상기 출력 구동 회로(800)로 전달한다. 상기 출력 구동 회로(800)는 상기 스위치 회로(700)를 통해 공급되는 지연 신호를 버퍼링한 내부 클럭 신호(PCLK_M)를 내부 회로로 출력한다.
이후의 설명에서 도면들 중 동일하거나 유사한 참조 번호 및 부호는 가능한한 동일하거나 유사한 구성 요소를 나타낸다.
도 3을 참조하면, 본 발명에 따른 클럭 발생 회로는 클럭 버퍼(100), 분주 회로(200), 메인 지연 회로(300), 제 1 지연 회로부(400), 스위치 제어 신호 발생부(500), 제 2 지연 회로부(600), 스위치 회로(700) 및 출력 구동 회로(800)를 포함한다. 상기 클럭 버퍼(100)는 외부로부터의 외부 클럭 신호(CLK)를 받아들여서 소정의 지연 시간을 가지는 클럭 신호(PCLK)를 출력한다. 상기 분주 회로(200)는 상기 클럭 버퍼(100)로부터의 상기 클럭 신호(PCLK)를 소정의 배율만큼 분주한 분주 신호(PCLK_S)를 출력한다. 상기 메인 지연 회로(300)는 상기 분주 신호(PCLK_S)를 지연시킨 지연 신호(DCLK0)를 출력한다. 상기 제 1 지연 회로부(400)는 상기 지연 신호(DCLK0)를 받아들여서 각각 소정의 지연 시간들을 가지는 복수 개의 제 1 지연 신호들(DCLK1, DCLK2, ..., DCLKn)을 출력한다.
상기 스위치 신호 발생부(500)는 상기 외부 클럭 신호(CLK)에 대해 소정 배율의 주기를 가지는 상기 분주 신호(PCLK_S)의 제어에 의해 상기 제 1 지연 회로부(400)로부터의 상기 제 1 지연 신호들(DCLK1, DCLK2, ..., DCLKn)을 저장하고 그리고 상기 스위치 회로(700)를 제어하기 위한 복수 개의 스위치 제어 신호들(CON1, CON2, ...CONn, CONn+1)을 출력한다. 상기 제 2 지연 회로부(600)는 상기 클럭 버퍼(100)로부터의 상기 클럭 신호(PCLK)를 받아들여서 각각 소정의 지연 시간들을 가지는 제 2 지연 신호들(D'CLK1, D'CLK2, ..., D'CLKn)을 출력한다. 상기 스위치 회로(700)는 상기 클럭 신호(PCLK)와 상기 제 2 지연 회로부(600)로부터의 상기 제 2 지연 신호들(D'CLK1, D'CLK2, ..., D'CLKn) 중 하나를 상기 출력 구동 회로(800)로 전달한다. 상기 출력 구동 회로(800)는 상기 스위치 회로(700)를 통해 공급되는 지연 신호를 버퍼링한 상기 내부 클럭 신호(PCLK_M)를 내부 회로로 출력한다.
도 5를 참조하면, 상기 클럭 버퍼(100)의 입력 단자는 상기 외부 클럭 신호(CLK) 입력 단자에 연결되고 그리고 출력 단자는 상기 분주 회로(200)의 입력 단자에 연결된다. 상기 분주 회로(200)의 입력 단자는 상기 클럭 버퍼(100)의 출력 단자에 연결되고 그리고 출력 단자는 상기 메인 지연 회로(300)의 입력 단자에 연결된다. 상기 메인 지연 회로(300)는 상기 분주 회로(200)와 상기 제 1 지연 회로부(400)의 사이에 직렬로 연결되는 인버터들(310, 320, 330, 340)을 포함한다. 상기 제 1 지연 회로부(400)는 복수 개의 지연 회로들(410)을 포함한다. 상기 각 지연 회로(410)는 직렬로 연결된 인버터들(411, 412)을 포함한다.
상기 스위치 제어 신호 발생부(500)는 인버터(510), 복수 개의 래치 회로부들(520) 및 복수 개의 조합 회로들(530, 540)을 포함한다. 상기 인버터(510)의 입력 단자는 상기 분주 회로(200)의 출력 단자에 연결되고 그리고 출력 단자는 상기 래치 회로부(520)의 전달 게이트들(521, 524)에 연결된다. 상기 각 래치 회로부(520)는 전달 게이트들(521, 524), 래치 회로들(522, 525) 및 인버터(523)를 포함한다. 상기 전달 게이트(521)는 대응되는 지연 회로들(300, 400)의 출력 단자와 상기 인버터(523)의 사이에 형성되는 전류 통로 및 상기 분주 회로(200)와 상기 인버터(510)에 각각 연결된 게이트들을 가진다. 상기 래치 회로(522)는 상기 전달 게이트(521)와 상기 인버터(523)의 사이에 연결되며, 입출력 단자들이 교차 연결된 인버터들을 포함한다. 상기 전달 게이트(524)는 상기 인버터(523)의 출력 단자와 상기 래치 회로(525)의 사이에 형성되는 전류 통로 및 상기 분주 회로(200)와 상기 인버터(510)에 각각 연결된 게이트들을 가진다. 상기 래치 회로(522)는 상기 전달 게이트(521)와 상기 인버터(523)의 사이에 연결되며, 입출력 단자들이 교차 연결된 인버터들을 포함한다.
상기 조합 회로(530)는 앤드 게이트들(521, 532) 및 인버터(533)를 포함한다. 상기 앤드 게이트(521)의 제 1 입력 단자는 전원 전압(VCC)에 연결되고, 제 2 입력 단자는 상기 래치 회로(525)에 연결되고 그리고 출력 단자는 상기 앤드 게이트(532)의 제 2 입력 단자에 연결된다. 상기 앤드 게이트(532)의 제 1 입력 단자는 상기 전원 전압(VCC)에 연결되고, 제 2 입력 단자는 상기 앤드 게이트(531)의 출력 단자에 연결되고 그리고 출력 단자는 상기 스위치 회로부(700)에 연결된다. 상기 인버터(533)의 입력 단자는 상기 앤드 게이트(531)의 출력 단자에 연결되고 그리고 출력 단자는 다음 단의 조합 회로(530)의 앤드 게이트들(531, 532)의 제 1 입력 단자들에 연결된다.
상기 제 2 지연 회로부(600)는 복수 개의 지연 회로들(610)을 포함한다. 상기 각 지연 회로(610)는 직렬로 연결되는 인버터들(611, 612)을 포함한다. 상기 스위치 회로부(700)는 복수 개의 스위치 회로들(710)을 포함한다. 상기 각 스위치 회로들(710)은 인버터(711) 및 전달 게이트(712)를 포함한다. 상기 인버터(711)의 입력 단자는 상기 조합 회로(530)의 상기 앤드 게이트(532)의 출력 단자에 연결되고 그리고 출력 단자는 상기 전달 게이트의 대응되는 게이트에 연결된다. 상기 전달 게이트(712)는 상기 대응되는 클럭 버퍼 및 제 2 지연 회로부(600)의 지연 회로들의 출력 단자와 상기 출력 구동 회로(800)의 입력 단자의 사이에 형성되는 전류 통로 및 상기 조합 회로(530)의 상기 앤드 게이트(532) 및 상기 인버터(711)의 출력 단자들에 각각 연결되는 게이트들을 가진다. 상기 출력 구동 회로(800)는 인버터들(810, 820)을 포함한다. 상기 인버터들(810, 820)은 상기 스위치 회로부(700)의 출력 단자와 상기 내부 회로의 사이에 직렬로 연결된다.
이하, 도 4 내지 도 6을 참조하여 본 발명의 바람직한 실시예에 따른 클럭 발생 회로의 동작이 설명된다.
도 4 내지 도 6을 참조하면, 도 5의 상기 클럭 버퍼(100)는 상기 외부 클럭 신호(CLK)를 받아들여서 소정의 지연 시간을 가지는 상기 클럭 신호(PCLK)를 출력한다. 상기 분주 회로(200)는 상기 클럭 버퍼(100)로부터의 상기 클럭 신호(PCLK)를 소정의 배율로 분주한 상기 분주 신호(PCLK_S)를 출력한다. 예를 들어, 상기 분주 회로가 상기 클럭 신호(PCLK)를 '2' 분주한다고 가정하면, 상기 분주 신호(PCLK_S)의 주기는 상기 클럭 신호(PCLK)가 가지는 주기의 2배가 된다. 상기 메인 지연 회로(300)는 상기 분주 신호(PCLK_S)를 지연시킨 지연 신호(DCLK0)를 출력한다. 상기 제 1 지연 회로부(400)의 상기 지연 회로들(D1, D2, ..., Dn)은 상기 지연 신호(DCLK0)를 받아들여서 각각 소정의 지연 시간들을 가지는 상기 제 1 지연 신호들(DCLK1, DCLK2, ..., DCLKn)을 출력한다.
상기 스위치 제어 신호 발생부(500)의 스위치 제어 신호 발생 회로들(SC1, SC2, ..., SCn, SCn+1)은 상기 제 1 지연 신호들(DCLK1, DCLK2, ..., DCLKn)을 받아들여서 저장하고 그리고 상기 스위치 회로(700)의 스위치들(S1, S2, ..., Sn, Sn+1)을 제어하기 위한 상기 스위치 제어 신호들(CON1, CON2, ...CONn, CONn+1)을 출력한다. 상기 스위치 제어 신호 발생부(500)는 상기 스위치 제어 신호 발생 회로들(SC1, SC2, ..., SCn, SCn+1) 중 상기 클럭 신호(PCLK)와 일치되는 위상을 가지는 하나의 상기 지연 신호(DCLK)가 공급되는 상기 스위치 신호 발생 회로(SC)를 통해 하이 레벨의 상기 스위치 제어 신호(CON)를 출력한다. 상기 스위치 제어 신호 발생 회로들(SC1, SC2, ..., SCn, SCn+1) 중 하나의 스위치 제어 신호 발생 회로에서 로우 레벨의 상기 스위치 제어 신호(CON)가 출력되면, 다른 스위치 제어 신호 발생 회로들은 하이 레벨의 상기 스위치 제어 신호(CON)를 출력한다.
상기 제 2 지연 회로부(600)의 지연 회로들(D'1, D'2, ..., D'n)은 상기 클럭 버퍼(100)로부터의 상기 클럭 신호(PCLK)를 소정의 지연 시간을 가지는 상기 제 2 지연 신호들(D'CLK1, D'CLK2, ..., D'CLKn)을 출력한다. 상기 스위치 회로(700)의 상기 스위치들(S1, S2, ..., Sn, Sn+1)은 상기 스위치 제어 신호 발생부(40)로부터의 상기 스위치 제어 신호들(CON1, CON2, ...CONn, CONn+1)의 제어에 의해 상기 클럭 버퍼(100) 및 상기 제 2 지연 회로부(50)를 통해 지연된 상기 제 2 지연 신호들(D'CLK1, D'CLK2, ..., D'CLKn) 중 하나의 지연 신호를 상기 출력 구동 회로(800)로 공급한다.
종래의 기술에 따른 상기 클럭 발생 회로는 상기 외부 클럭 신호(CLK)가 가지는 하나의 주기마다 각각 상기 외부 클럭 신호(CLK)에 일치되는 상기 내부 클럭 신호(PCLK_M)를 선택하여 출력한다. 그러나, 본 발명에 따른 클럭 동기화 회로는 상기 분주 회로(200)가 상기 외부 클럭 신호(CLK)를 분주하는 분주율에 따라 상기 내부 클럭 신호(PCLK_M)를 상기 외부 클럭 신호(CLK)에 일치시키는 동작을 수행한다. 예를 들어, 상기한 바와 같이, 상기 분주 회로(200)가 상기 외부 클럭 신호(CLK)를 '2' 분주한다고 하면, 상기 메인 지연 회로(300) 및 상기 제 1 지연 회로부(400)에서 지연된 상기 지연 신호들(DCLK1, DCLK2, ..., DCLKn)의 주기들은 상기 외부 클럭 신호(CLK)의 주기의 2배가 된다.
상기 스위치 신호 발생부(500)의 상기 스위치 제어 신호 발생 회로들(SC1, SC2, ..., SCn, SCn+1)은 상기 외부 클럭 신호(CLK)의 2 주기마다 한 번씩 상기 외부 클럭 신호(CLK)의 주기에 일치되는 상기 클럭 신호(PCLK)를 선택하기 위한 스위치 제어 신호들(CON)을 가변시킨다. 상기 스위치 회로들(S1, S2, ..., Sn, Sn+1)은 상기 스위치 제어 신호(CON)의 제어에 의해 상기 외부 클럭 신호(CLK)의 2 주기에 한 번씩 스위칭 동작을 수행한다. 상기 클럭 발생 회로는 도 6에서와 같이 상기 외부 클럭 신호(CLK)의 2 주기에 한 번씩 상기 외부 클럭 신호(CLK)와 동일한 위상을 가지는 상기 내부 클럭 신호(PCLK_M)를 출력한다. 이로써, 본 발명에 따른 상기 클럭 발생 회로의 상기 제 1 지연 회로부(400)에서 소모되는 전류를 종래의 클럭 발생 회로의 그것에 비해 반으로 줄일 수 있다. 상기 분주 회로(200)에서 상기 외부 클럭 신호(CLK)를 분주하는 분주율에 따라 상기 외부 클럭 신호(CLK)의 주기에 일치되는 상기 클럭 신호(PCLK)를 선택함으로써, 상기 제 1 지연 회로부(400)에서 소모되는 전류를 상기 분주율에 비례해서 줄일 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와 같이, 외부 클럭 신호를 분주하여 상기 외부 클럭보다 긴 주기를 가지는 분주된 신호의 매 주기마다 스위칭 동작을 수행함으로써, 상기 외부 클럭의 매 주기마다 스위칭함으로 인해 발생되는 전류 소모를 줄일 수 있다.

Claims (3)

  1. 소정의 펄스폭을 가지는 외부 클럭에 동기된 내부 클럭을 발생하는 클럭 발생 회로에 있어서:
    상기 외부 클럭을 받아들이는 클럭 버퍼와;
    상기 클럭 버퍼로부터의 상기 외부 클럭을 분주하는 분주 수단과;
    상기 분주 수단에 의해 분주된 분주 신호를 지연하는 제 1 지연 수단과;
    상기 제 1 지연 수단에 의해서 지연된 상기 분주 신호를 받아들여서 상기 분주 신호에 대해 각각 소정의 지연 시간들을 가지는 제 1 그룹의 지연 신호들을 출력하는 제 2 지연 수단과;
    상기 제 1 그룹의 지연 신호들을 받아들이고, 상기 분주 수단으로부터의 상기 분주 신호에 응답해서 상기 분주 신호의 주기에 따라 가변되는 복수 개의 스위치 신호들을 발생하는 스위치 신호 발생 수단과;
    상기 클럭 버퍼로부터의 상기 외부 클럭을 받아들여서 상기 외부 클럭 신호에 대해 각각 소정의 지연 시간들을 가지는 제 2 그룹의 지연 신호들을 출력하는 제 3 지연 수단과;
    상기 내부 클럭을 출력하는 출력 구동 회로 및;
    상기 스위치 신호들에 응답해서 상기 클럭 버퍼에 의해서 지연된 상기 외부 클럭 및 상기 제 3 지연 수단으로부터의 상기 제 2 그룹의 지연 신호들 중 상기 외부 클럭과 일치되는 위상을 가지는 하나의 지연 신호를 상기 출력 구동 회로로 전달하는 스위치 회로를 포함하는 것을 특징으로 하는 클럭 발생 회로.
  2. 제 1항에 있어서,
    상기 제 2 지연 수단은 상기 분주 수단으로부터의 상기 분주 신호를 각각 소정의 지연 시간들을 갖도록 지연시키는 복수 개의 지연 회로들을 포함하는 것을 특징으로 하는 클럭 발생 회로.
  3. 제 1항에 있어서,
    상기 스위치 신호 발생 수단은,
    상기 제 2 지연 수단으로부터의 상기 제 1 그룹의 지연 신호들을 래치하는 래치 회로부 및,
    상기 래치 회로부에 래치된 상기 제 1 그룹의 지연 신호들 및 상기 분주 수단으로부터의 상기 분주 신호를 조합하여 상기 스위치 신호들을 발생하는 스위치 신호 발생 회로를 포함하는 것을 특징으로 하는 클럭 발생 회로.
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