JP2000235430A - 内部クロック発生回路 - Google Patents
内部クロック発生回路Info
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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Abstract
(57)【要約】 （修正有）
【課題】外部クロック信号と内部クロック信号との間の
位相差を最少化すると共に、消耗電力を低減する。 【解決手段】外部クロック信号ＣＬＫを遅延させたＰＣ
ＬＫ−１を発生するクロックバッファ１０と、ＰＣＬＫ
−１を分周してＰＣＬＫ−２を発生する分周器１２と、
ＰＣＬＫ−２を遅延させてＤＣＬＫ−１を発生するメイ
ンディレイ１４がある。ＤＣＬＫ−１は直列連結された
ユニットディレイ１６−１〜１６−ｍに供給され、この
出力はそれぞれ位相検波器２０−１〜ｎに入り、ＰＣＬ
Ｋ−２と比較される。ＰＣＬＫ−１は直列連結のユニッ
トディレイ１８−１〜ｍに供給されＤＣＬＫ２′〜ｎ′
を発生する。ＰＣＬＫ−１およびＤＣＬＫ２′〜ｎ′の
出力は、それぞれ位相検波器２０−１〜２０−ｎとＳＷ
１〜ＳＷｎを介して結合されている。位相検波器はＰＣ
ＬＫ−２とＤＣＬＫの同期状態に応じてＳＷ１〜ｎをイ
ネーブル操作する。
位相差を最少化すると共に、消耗電力を低減する。 【解決手段】外部クロック信号ＣＬＫを遅延させたＰＣ
ＬＫ−１を発生するクロックバッファ１０と、ＰＣＬＫ
−１を分周してＰＣＬＫ−２を発生する分周器１２と、
ＰＣＬＫ−２を遅延させてＤＣＬＫ−１を発生するメイ
ンディレイ１４がある。ＤＣＬＫ−１は直列連結された
ユニットディレイ１６−１〜１６−ｍに供給され、この
出力はそれぞれ位相検波器２０−１〜ｎに入り、ＰＣＬ
Ｋ−２と比較される。ＰＣＬＫ−１は直列連結のユニッ
トディレイ１８−１〜ｍに供給されＤＣＬＫ２′〜ｎ′
を発生する。ＰＣＬＫ−１およびＤＣＬＫ２′〜ｎ′の
出力は、それぞれ位相検波器２０−１〜２０−ｎとＳＷ
１〜ＳＷｎを介して結合されている。位相検波器はＰＣ
ＬＫ−２とＤＣＬＫの同期状態に応じてＳＷ１〜ｎをイ
ネーブル操作する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、より詳しくは、外部から供給されるクロ
ック信号に同期して動作する同期型半導体装置のような
半導体装置に関するものである。
るものであり、より詳しくは、外部から供給されるクロ
ック信号に同期して動作する同期型半導体装置のような
半導体装置に関するものである。
【０００２】
【従来の技術】一般に、同期型半導体装置は、外部クロ
ック信号（システムクロック）ＣＬＫと内部クロック信
号ＰＣＬＫを発生するクロックバッファ回路を含む。内
部クロック信号ＰＣＬＫは、半導体メモリ装置の各回路
に供給される。外部クロック信号ＣＬＫと内部クロック
信号ＰＣＬＫとの間には、不可避に位相差が生じる。
ック信号（システムクロック）ＣＬＫと内部クロック信
号ＰＣＬＫを発生するクロックバッファ回路を含む。内
部クロック信号ＰＣＬＫは、半導体メモリ装置の各回路
に供給される。外部クロック信号ＣＬＫと内部クロック
信号ＰＣＬＫとの間には、不可避に位相差が生じる。
【０００３】外部クロック信号ＰＣＬＫと内部クロック
信号ＣＬＫとの間の位相差は、結果として半導体メモリ
装置内の対応する応答遅延を引き起こす。従って、外部
クロック信号ＣＬＫに同期した内部クロック信号を有す
る半導体メモリ装置に関連して、かかる好ましくない遅
延を除去する必要がある。
信号ＣＬＫとの間の位相差は、結果として半導体メモリ
装置内の対応する応答遅延を引き起こす。従って、外部
クロック信号ＣＬＫに同期した内部クロック信号を有す
る半導体メモリ装置に関連して、かかる好ましくない遅
延を除去する必要がある。
【０００４】このような問題を解決するための多様な方
法が開発されてきた。外部クロック信号ＣＬＫと内部ク
ロック信号ＰＣＬＫとの間の位相差を最小化させるた
め、開発された１つの方法は、位相同期ループＰＬＬ回
路を使用することである。この分野でよく知られたよう
に、ＰＬＬ回路は、位相検出器、ループフィルタ、及び
電圧制御発振器で構成される。ＰＬＬ回路を使用するこ
とによって、外部クロック信号ＣＬＫと内部クロック信
号ＰＣＬＫとの間の前述された位相差は、低減され得
る。
法が開発されてきた。外部クロック信号ＣＬＫと内部ク
ロック信号ＰＣＬＫとの間の位相差を最小化させるた
め、開発された１つの方法は、位相同期ループＰＬＬ回
路を使用することである。この分野でよく知られたよう
に、ＰＬＬ回路は、位相検出器、ループフィルタ、及び
電圧制御発振器で構成される。ＰＬＬ回路を使用するこ
とによって、外部クロック信号ＣＬＫと内部クロック信
号ＰＣＬＫとの間の前述された位相差は、低減され得
る。
【０００５】しかし、ＰＬＬ回路は、電力消耗が大きい
ため、低電力消耗を要求する同期型ダイナミックランダ
ムアクセスメモリ装置（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙ
ｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）のような同期型半導体メモリ装置に不適合である。
ため、低電力消耗を要求する同期型ダイナミックランダ
ムアクセスメモリ装置（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙ
ｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）のような同期型半導体メモリ装置に不適合である。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は、外部クロック信号との位相差が小さい内部クロック
信号を発生する回路を提供することである。
は、外部クロック信号との位相差が小さい内部クロック
信号を発生する回路を提供することである。
【０００７】本発明の他の目的は、外部クロック信号と
内部クロック信号との間の位相差を最小化すると共に、
消耗電力を低減することができる内部クロック発生回路
を提供することである。
内部クロック信号との間の位相差を最小化すると共に、
消耗電力を低減することができる内部クロック発生回路
を提供することである。
【０００８】
【課題を解決するための手段】上述のような目的を達成
するために、本発明によれば、外部クロック信号を受け
入れる入力ノードと外部クロック信号に同期した内部ク
ロック信号を出力する内部クロックノードを有する内部
クロック発生回路が提供される。
するために、本発明によれば、外部クロック信号を受け
入れる入力ノードと外部クロック信号に同期した内部ク
ロック信号を出力する内部クロックノードを有する内部
クロック発生回路が提供される。
【０００９】この内部クロック発生回路は、外部クロッ
ク信号を所定の第１時間だけ遅延させて第１クロック信
号を発生するクロックバッファと、第１クロック信号を
分周して第２クロック信号を発生する周波数分周器と、
第２クロック信号を所定の第２時間だけ遅延させて第３
クロック信号を発生するメインディレイ（ｄｅｌａｙ）
と、直列連結された複数の第１ユニットディレイを有す
る第１遅延ラインであって、各第１ユニットディレイ
は、入力端子と出力端子を有し、初段の第１ユニットデ
ィレイの入力端子は、第３クロック信号に連結され、各
第１ユニットディレイは、各入力端子の信号に応じて各
出力端子に第１ユニットディレイ出力信号を提供する、
第１遅延ラインと、直列された複数の第２ユニットディ
レイを有する第２遅延ラインであって、各第２ユニット
ディレイは、入力端子と出力端子を有し、初段の第２ユ
ニットディレイの入力端子は、第１クロック信号を受け
入れるように連結され、各第２ユニットディレイは、各
入力端子の信号に応じて第２ユニットディレイ出力信号
を各出力端子に提供する、第２遅延ラインと、イネイブ
ル信号に応じて、内部クロックノードに、第１クロック
信号の出力ノード及び第２遅延ラインの複数の第２ユニ
ットディレイの出力ノードのうち該当する出力ノードを
連結するための複数のスイッチを有するスイッチング手
段と、第２クロック信号が、前記第１ユニットディレイ
出力信号及びメインディレイの出力信号である第３クロ
ック信号のいずれと同期するかに応じて、複数のスイッ
チのうち該当するスイッチのためのイネイブル信号を発
生する位相比較手段とを含み、位相比較手段は、第１ユ
ニットディレイの出力ノード、メインディレイの出力ノ
ード及び複数のスイッチの各々のイネイブルポートに連
結されている。
ク信号を所定の第１時間だけ遅延させて第１クロック信
号を発生するクロックバッファと、第１クロック信号を
分周して第２クロック信号を発生する周波数分周器と、
第２クロック信号を所定の第２時間だけ遅延させて第３
クロック信号を発生するメインディレイ（ｄｅｌａｙ）
と、直列連結された複数の第１ユニットディレイを有す
る第１遅延ラインであって、各第１ユニットディレイ
は、入力端子と出力端子を有し、初段の第１ユニットデ
ィレイの入力端子は、第３クロック信号に連結され、各
第１ユニットディレイは、各入力端子の信号に応じて各
出力端子に第１ユニットディレイ出力信号を提供する、
第１遅延ラインと、直列された複数の第２ユニットディ
レイを有する第２遅延ラインであって、各第２ユニット
ディレイは、入力端子と出力端子を有し、初段の第２ユ
ニットディレイの入力端子は、第１クロック信号を受け
入れるように連結され、各第２ユニットディレイは、各
入力端子の信号に応じて第２ユニットディレイ出力信号
を各出力端子に提供する、第２遅延ラインと、イネイブ
ル信号に応じて、内部クロックノードに、第１クロック
信号の出力ノード及び第２遅延ラインの複数の第２ユニ
ットディレイの出力ノードのうち該当する出力ノードを
連結するための複数のスイッチを有するスイッチング手
段と、第２クロック信号が、前記第１ユニットディレイ
出力信号及びメインディレイの出力信号である第３クロ
ック信号のいずれと同期するかに応じて、複数のスイッ
チのうち該当するスイッチのためのイネイブル信号を発
生する位相比較手段とを含み、位相比較手段は、第１ユ
ニットディレイの出力ノード、メインディレイの出力ノ
ード及び複数のスイッチの各々のイネイブルポートに連
結されている。
【００１０】このような回路によって、外部クロック信
号と内部クロック信号との間の位相差が小さくして外部
クロック信号と内部クロック信号を同期させ、ＳＤＲＡ
Ｍのアクセス時間を短縮させることができる。
号と内部クロック信号との間の位相差が小さくして外部
クロック信号と内部クロック信号を同期させ、ＳＤＲＡ
Ｍのアクセス時間を短縮させることができる。
【００１１】
【発明の実施の形態】以下、本発明の望ましい実施の形
態を参照素面に基づいて説明する。
態を参照素面に基づいて説明する。
【００１２】図１は、本発明の望ましい実施の形態の内
部クロック発生回路のブロック図である。この内部クロ
ック発生回路は、クロックバッファ１０、周波数分周器
１２、メイン遅延回路１４、複数の第１ユニットディレ
イ１６＿１〜１６＿ｍ（ｍは、定数）、複数の第２ユニ
ットディレイ１８＿１〜１８＿ｍ、複数のスイッチＳＷ
１〜ＳＷｎ（ｎは、定数）、複数の位相検出器２０＿１
〜２０＿ｎ、及びクロックドライバ２２を含む。
部クロック発生回路のブロック図である。この内部クロ
ック発生回路は、クロックバッファ１０、周波数分周器
１２、メイン遅延回路１４、複数の第１ユニットディレ
イ１６＿１〜１６＿ｍ（ｍは、定数）、複数の第２ユニ
ットディレイ１８＿１〜１８＿ｍ、複数のスイッチＳＷ
１〜ＳＷｎ（ｎは、定数）、複数の位相検出器２０＿１
〜２０＿ｎ、及びクロックドライバ２２を含む。
【００１３】クロックバッファ回路１０は、外部クロッ
ク信号ＣＬＫを所定時間だけ遅延させて遅延クロック信
号ＰＣＬＫ＿１を発生する。バッファ１０から出力され
たクロック信号ＰＣＬＫ＿１は、周波数分周器１２の入
力ノード、及び第２ユニットディレイ１８＿１〜１８＿
ｍの各々の入力ノードに供給される。
ク信号ＣＬＫを所定時間だけ遅延させて遅延クロック信
号ＰＣＬＫ＿１を発生する。バッファ１０から出力され
たクロック信号ＰＣＬＫ＿１は、周波数分周器１２の入
力ノード、及び第２ユニットディレイ１８＿１〜１８＿
ｍの各々の入力ノードに供給される。
【００１４】周波数分周器１２は、遅延クロック信号Ｐ
ＣＬＫ＿１を分周して所定の周波数を有するクロック信
号ＰＣＬＫ＿２を発生する。例えば、クロック信号ＰＣ
ＬＫ＿１が５０ＭＨｚの周波数を有するとき、周波数分
周器１２から出力されたクロック信号ＰＣＬＫ＿２は、
２５ＭＨｚの周波数を有する。これはクロック信号ＰＣ
ＬＫ＿２の周期がクロック信号ＰＣＬＫ＿１の周期より
２倍であることを意味する。
ＣＬＫ＿１を分周して所定の周波数を有するクロック信
号ＰＣＬＫ＿２を発生する。例えば、クロック信号ＰＣ
ＬＫ＿１が５０ＭＨｚの周波数を有するとき、周波数分
周器１２から出力されたクロック信号ＰＣＬＫ＿２は、
２５ＭＨｚの周波数を有する。これはクロック信号ＰＣ
ＬＫ＿２の周期がクロック信号ＰＣＬＫ＿１の周期より
２倍であることを意味する。
【００１５】複数の第１ユニットディレイ１６＿１〜１
６＿ｍは、互いに直列に連結され、その初段は、メーン
遅延回路１４の出力ノードに連結され、各々同一の遅延
時間を発生させる。ユニットディレイ１６＿１〜１６＿
ｍは、クロック信号ＤＣＬＫ２〜ＤＣＬＫｎを発生し、
クロック信号ＤＣＬＫ２＿ＤＣＬＫｎの各々は、メーン
遅延回路１４によりクロック信号ＰＣＬＫ＿２からから
遅延して出力されるクロック信号ＤＣＬＫ１から遅延さ
れる。第１ユニットディレイ１６＿１〜１６＿ｍは、第
１遅延ラインを構成する。
６＿ｍは、互いに直列に連結され、その初段は、メーン
遅延回路１４の出力ノードに連結され、各々同一の遅延
時間を発生させる。ユニットディレイ１６＿１〜１６＿
ｍは、クロック信号ＤＣＬＫ２〜ＤＣＬＫｎを発生し、
クロック信号ＤＣＬＫ２＿ＤＣＬＫｎの各々は、メーン
遅延回路１４によりクロック信号ＰＣＬＫ＿２からから
遅延して出力されるクロック信号ＤＣＬＫ１から遅延さ
れる。第１ユニットディレイ１６＿１〜１６＿ｍは、第
１遅延ラインを構成する。
【００１６】第２遅延ラインは、直列連結された第２ユ
ニットディレイ１８＿１〜１８＿ｍを含み、ディレイ１
８＿１〜１８＿ｍの各々は、第１ユニットディレイ１６
＿１〜１６＿ｍの各々による遅延時間と同一の遅延時間
は発生させる。
ニットディレイ１８＿１〜１８＿ｍを含み、ディレイ１
８＿１〜１８＿ｍの各々は、第１ユニットディレイ１６
＿１〜１６＿ｍの各々による遅延時間と同一の遅延時間
は発生させる。
【００１７】スイッチＳＷ１は、クロックドライバ２２
の入力ノードとクロックバッファ回路１０の出力ノード
との間に連結され、スイッチＳＷ２〜ＳＷｎの各々は、
クロックドライバ２２の入力ノードと複数の第２ユニッ
トディレイ１８＿１〜１８＿ｍのうち対応するユニット
ディレイとの間に連結される。スイッチＳＷ１〜ＳＷｎ
は、クロック信号ＰＣＬＫ＿１とクロック信号ＤＣＬＫ
２’〜ＤＣＬＫｎ’のうち、少なくとも１つを選択し、
クロック信号ＤＣＬＫ２’〜ＤＣＬＫｎ’の各々は、対
応するユニットディレイ１８＿１〜１８＿ｍによって遅
延される。
の入力ノードとクロックバッファ回路１０の出力ノード
との間に連結され、スイッチＳＷ２〜ＳＷｎの各々は、
クロックドライバ２２の入力ノードと複数の第２ユニッ
トディレイ１８＿１〜１８＿ｍのうち対応するユニット
ディレイとの間に連結される。スイッチＳＷ１〜ＳＷｎ
は、クロック信号ＰＣＬＫ＿１とクロック信号ＤＣＬＫ
２’〜ＤＣＬＫｎ’のうち、少なくとも１つを選択し、
クロック信号ＤＣＬＫ２’〜ＤＣＬＫｎ’の各々は、対
応するユニットディレイ１８＿１〜１８＿ｍによって遅
延される。
【００１８】スイッチＳＷ１〜ＳＷｎは、クロックドラ
イバ２２の入力ノードに選択されたクロック信号を供給
する。スイッチＳＷ１〜ＳＷｎの各々は、複数の位相検
出器２０＿１〜２０＿ｎのうち、対応する位相検出器か
ら出力された対応するイネイブル信号ＣＯＮｎによって
イネイブルされる。
イバ２２の入力ノードに選択されたクロック信号を供給
する。スイッチＳＷ１〜ＳＷｎの各々は、複数の位相検
出器２０＿１〜２０＿ｎのうち、対応する位相検出器か
ら出力された対応するイネイブル信号ＣＯＮｎによって
イネイブルされる。
【００１９】位相検出器２０＿１〜２０＿ｎの各々は、
分周されたクロック信号ＰＣＬＫ＿２と、遅延クロック
信号ＤＣＬＫ１〜ＤＣＬＫｎのうち対応する遅延クロッ
ク信号を受け入れる。位相検出器２０＿１〜２０＿ｎの
各々は、クロック信号ＰＣＬＫ＿２の位相と、遅延クロ
ック信号ＤＣＬＫ１〜ＤＣＬＫｎのうち対応する遅延ク
ロック信号との位相を比較し、クロック信号ＰＣＬＫ＿
２と対応する遅延クロック信号とが同期しているとき、
該遅延クロック信号をラッチし、クロック信号ＰＣＬＫ
＿２がロジック状態であるとき、スイッチイネイブル信
号を活性化させる。
分周されたクロック信号ＰＣＬＫ＿２と、遅延クロック
信号ＤＣＬＫ１〜ＤＣＬＫｎのうち対応する遅延クロッ
ク信号を受け入れる。位相検出器２０＿１〜２０＿ｎの
各々は、クロック信号ＰＣＬＫ＿２の位相と、遅延クロ
ック信号ＤＣＬＫ１〜ＤＣＬＫｎのうち対応する遅延ク
ロック信号との位相を比較し、クロック信号ＰＣＬＫ＿
２と対応する遅延クロック信号とが同期しているとき、
該遅延クロック信号をラッチし、クロック信号ＰＣＬＫ
＿２がロジック状態であるとき、スイッチイネイブル信
号を活性化させる。
【００２０】図１の内部クロック発生回路の動作を図２
に基づいて説明する。外部クロック信号ＣＬＫが図２に
図示されたようにクロックバッファ回路１０に入力され
る。クロックバッファ回路１０は、クロック信号ＰＣＬ
Ｋ＿１を発生し、クロック信号ＰＣＬＫ＿１は、図２に
図示されたように周波数分周器１２によって分周され
る。
に基づいて説明する。外部クロック信号ＣＬＫが図２に
図示されたようにクロックバッファ回路１０に入力され
る。クロックバッファ回路１０は、クロック信号ＰＣＬ
Ｋ＿１を発生し、クロック信号ＰＣＬＫ＿１は、図２に
図示されたように周波数分周器１２によって分周され
る。
【００２１】そのように分周されたクロック信号ＰＣＬ
Ｋ＿２は、メイン遅延回路１４に供給される。クロック
信号ＰＣＬＫ＿２は、メイン遅延回路１４によって遅延
されてクロック信号ＤＣＬＫ１として出力される。クロ
ック信号ＰＣＬＫ＿２は、複数の位相検出器２０＿１〜
２０＿ｎの各々の第１入力ノードに供給される。
Ｋ＿２は、メイン遅延回路１４に供給される。クロック
信号ＰＣＬＫ＿２は、メイン遅延回路１４によって遅延
されてクロック信号ＤＣＬＫ１として出力される。クロ
ック信号ＰＣＬＫ＿２は、複数の位相検出器２０＿１〜
２０＿ｎの各々の第１入力ノードに供給される。
【００２２】メイン遅延回路１４から出力されたクロッ
ク信号ＤＣＬＫ１は、複数のユニットディレイ１６＿１
〜１６＿ｍによって順次遅延される。複数のユニットデ
ィレイ１６＿１〜１６＿ｍの各々は、同一の遅延時間を
発生させる。メイン遅延回路１４から出力されたクロッ
ク信号ＤＣＬＫ１とクロック信号ＤＣＬＫ２〜ＤＣＬＫ
ｎは、対応する位相検出器２０＿１〜２０＿ｎの第２入
力ノードに供給される。
ク信号ＤＣＬＫ１は、複数のユニットディレイ１６＿１
〜１６＿ｍによって順次遅延される。複数のユニットデ
ィレイ１６＿１〜１６＿ｍの各々は、同一の遅延時間を
発生させる。メイン遅延回路１４から出力されたクロッ
ク信号ＤＣＬＫ１とクロック信号ＤＣＬＫ２〜ＤＣＬＫ
ｎは、対応する位相検出器２０＿１〜２０＿ｎの第２入
力ノードに供給される。
【００２３】位相検出器２０＿１は、クロック信号ＰＣ
ＬＫ＿２の位相とクロック信号ＤＣＬＫ１の位相とを比
較する。同様に、他の位相検出器２０＿２〜２０＿ｎ
は、クロック信号ＰＣＬＫ＿２の位相と、遅延クロック
信号ＤＣＬＫ２〜ＤＣＬＫｎのうち対応する遅延クロッ
ク信号の位相とを比較する。複数の位相検出器２０＿１
〜２０＿ｎは、全体として、クロック信号ＰＣＬＫ＿２
と遅延クロック信号ＤＣＬＫ１〜ＤＣＬＫｎを受け入れ
て、複数のイネイブル信号ＣＯＮ１〜ＣＯＮｎのうち１
つの活性化させる。
ＬＫ＿２の位相とクロック信号ＤＣＬＫ１の位相とを比
較する。同様に、他の位相検出器２０＿２〜２０＿ｎ
は、クロック信号ＰＣＬＫ＿２の位相と、遅延クロック
信号ＤＣＬＫ２〜ＤＣＬＫｎのうち対応する遅延クロッ
ク信号の位相とを比較する。複数の位相検出器２０＿１
〜２０＿ｎは、全体として、クロック信号ＰＣＬＫ＿２
と遅延クロック信号ＤＣＬＫ１〜ＤＣＬＫｎを受け入れ
て、複数のイネイブル信号ＣＯＮ１〜ＣＯＮｎのうち１
つの活性化させる。
【００１４】 例えば、分周器１２によって分周された
クロック信号ＰＣＬＫ＿２とユニットディレイ１６＿７
から出力された遅延クロック信号ＤＣＬＫ８とが図２に
図示されたように同期していると、位相検出器２０＿８
は、クロック信号ＰＣＬＫ＿２がロジック・ロー状態で
あるとき、遅延されたクロック信号ＤＣＬＫ８をラッチ
する。従って、位相検出器２０＿８は、出力信号、即ち
スイッチイネイブル信号ＣＯＮ８を活性化させ、その結
果、スイッチＳＷ８をターンオンさせる。これにより、
ユニットディレイ１８＿１〜１８＿８によって順次遅延
されたクロック信号ＤＣＬＫ８’は、クロックドライバ
２２の入力ノードに連結される。位相検出器２０＿８の
出力は、ユニットディレイ１８＿８の遅延クロック信号
ＤＣＬＫ８’を選択し、クロックドライバ２２を通し
て、その選択された遅延クロック信号ＤＣＬＫ８’を内
部クロック信号ＰＣＬＫの出力ノードに連結する。
クロック信号ＰＣＬＫ＿２とユニットディレイ１６＿７
から出力された遅延クロック信号ＤＣＬＫ８とが図２に
図示されたように同期していると、位相検出器２０＿８
は、クロック信号ＰＣＬＫ＿２がロジック・ロー状態で
あるとき、遅延されたクロック信号ＤＣＬＫ８をラッチ
する。従って、位相検出器２０＿８は、出力信号、即ち
スイッチイネイブル信号ＣＯＮ８を活性化させ、その結
果、スイッチＳＷ８をターンオンさせる。これにより、
ユニットディレイ１８＿１〜１８＿８によって順次遅延
されたクロック信号ＤＣＬＫ８’は、クロックドライバ
２２の入力ノードに連結される。位相検出器２０＿８の
出力は、ユニットディレイ１８＿８の遅延クロック信号
ＤＣＬＫ８’を選択し、クロックドライバ２２を通し
て、その選択された遅延クロック信号ＤＣＬＫ８’を内
部クロック信号ＰＣＬＫの出力ノードに連結する。
【００２４】前述された方法で内部クロック信号ＰＣＬ
Ｋを発生することによって、内部クロック信号ＰＣＬＫ
は、クロック信号ＰＣＬＫ＿１よりクロックバッファ回
路１０の遅延時間分だけ速くなる。即ち、内部クロック
信号ＰＣＬＫは、外部クロック信号ＣＬＫに同期して変
化する。その上、クロック信号ＰＣＬＫ＿２がＰＣＬＫ
１の周期より２倍長い周期を有するため、クロック信号
ＰＣＬＫ＿２によって駆動される回路１４、１６＿１〜
１６＿ｍ、及び２０＿１〜２０＿ｎは、クロック信号Ｐ
ＣＬＫ＿１によって駆動される回路１８＿１〜１８＿ｍ
より電力の消耗が少ない。そのため、本発明の望ましい
実施の形態の内部クロック回路の全般的な電力消耗は低
減される。
Ｋを発生することによって、内部クロック信号ＰＣＬＫ
は、クロック信号ＰＣＬＫ＿１よりクロックバッファ回
路１０の遅延時間分だけ速くなる。即ち、内部クロック
信号ＰＣＬＫは、外部クロック信号ＣＬＫに同期して変
化する。その上、クロック信号ＰＣＬＫ＿２がＰＣＬＫ
１の周期より２倍長い周期を有するため、クロック信号
ＰＣＬＫ＿２によって駆動される回路１４、１６＿１〜
１６＿ｍ、及び２０＿１〜２０＿ｎは、クロック信号Ｐ
ＣＬＫ＿１によって駆動される回路１８＿１〜１８＿ｍ
より電力の消耗が少ない。そのため、本発明の望ましい
実施の形態の内部クロック回路の全般的な電力消耗は低
減される。
【００２５】図３は、複数のユニットディレイ１６＿１
〜１６＿ｍ、複数のスイッチＳＷ１〜ＳＷｎ、及び複数
の位相検出器２０＿１〜２０＿ｎの具体的な構成及びそ
れらの連結状態を示す。
〜１６＿ｍ、複数のスイッチＳＷ１〜ＳＷｎ、及び複数
の位相検出器２０＿１〜２０＿ｎの具体的な構成及びそ
れらの連結状態を示す。
【００２６】図１の内部クロック発生回路において、ク
ロックバッファ回路１０は、所定時間だけ外部クロック
信号ＣＬＫを遅延させて、図２に図示されたように、ク
ロック信号ＰＬＣＫ＿１を発生する。その後、クロック
信号ＰＣＬＫ＿１は、第２遅延ラインを構成する複数の
直列連結されたユニットディレイ１８＿１〜１８＿ｍに
よって順次遅延される。ユニットディレイ１８＿１〜１
８＿ｍは、遅延クロック信号ＤＣＬＫ２’〜ＤＣＬＫ
ｎ’を生成する。
ロックバッファ回路１０は、所定時間だけ外部クロック
信号ＣＬＫを遅延させて、図２に図示されたように、ク
ロック信号ＰＬＣＫ＿１を発生する。その後、クロック
信号ＰＣＬＫ＿１は、第２遅延ラインを構成する複数の
直列連結されたユニットディレイ１８＿１〜１８＿ｍに
よって順次遅延される。ユニットディレイ１８＿１〜１
８＿ｍは、遅延クロック信号ＤＣＬＫ２’〜ＤＣＬＫ
ｎ’を生成する。
【００２７】遅延クロック信号ＤＣＬＫ２’〜ＤＣＬＫ
ｎ’は、図３から分かるように、対応する遅延クロック
信号ＤＣＬＫ２〜ＤＣＬＫｎよりメイン遅延回路１４の
遅延時間だけ速い。これは、遅延クロック信号ＤＣＬＫ
２’〜ＤＣＬＫｎ’には、メイン遅延回路１４を通過し
ない信号が入力されるからである。
ｎ’は、図３から分かるように、対応する遅延クロック
信号ＤＣＬＫ２〜ＤＣＬＫｎよりメイン遅延回路１４の
遅延時間だけ速い。これは、遅延クロック信号ＤＣＬＫ
２’〜ＤＣＬＫｎ’には、メイン遅延回路１４を通過し
ない信号が入力されるからである。
【００２８】クロック信号ＰＣＬＫ＿１は、周波数分周
器１２によって分周され、その次に分周されたクロック
信号ＰＣＬＫ＿２は、４つの直列連結されたインバータ
で構成されたメイン遅延回路１４によって遅延される。
器１２によって分周され、その次に分周されたクロック
信号ＰＣＬＫ＿２は、４つの直列連結されたインバータ
で構成されたメイン遅延回路１４によって遅延される。
【００２９】その後、メイン遅延回路１４によって遅延
されたクロック信号ＤＣＬＫ１は、直列連結されたユニ
ットディレイ１６＿１〜１６＿ｍの遅延ラインを通して
順次遅延される。メイン遅延回路１４とユニットディレ
イ回路１６＿１〜１６＿ｍの各々は、位相検出器２０＿
１〜２０＿ｎの位相検出器の入力端の伝達ゲートに各々
クロック信号ＤＣＬＫ１〜ＤＣＬＫｎを供給する。
されたクロック信号ＤＣＬＫ１は、直列連結されたユニ
ットディレイ１６＿１〜１６＿ｍの遅延ラインを通して
順次遅延される。メイン遅延回路１４とユニットディレ
イ回路１６＿１〜１６＿ｍの各々は、位相検出器２０＿
１〜２０＿ｎの位相検出器の入力端の伝達ゲートに各々
クロック信号ＤＣＬＫ１〜ＤＣＬＫｎを供給する。
【００３０】位相検出器２０＿１〜２０＿ｎは同一の構
成を有するため、ここでは、位相検出器２０＿１を参照
しながら、それらの動作及び構成を説明する。
成を有するため、ここでは、位相検出器２０＿１を参照
しながら、それらの動作及び構成を説明する。
【００３１】伝達ゲートＴ１は、ＰＭＯＳトランジスタ
ーとＮＭＯＳトランジスターで構成される。ＮＭＯＳト
ランジスターのゲートは、クロック信号ＰＣＬＫ＿２に
連結され、ＰＭＯＳトランジスターのゲートは、クロッ
ク信号ＰＣＬＫ＿２を反転させるインバータＩＮＴの出
力ノードに連結される。
ーとＮＭＯＳトランジスターで構成される。ＮＭＯＳト
ランジスターのゲートは、クロック信号ＰＣＬＫ＿２に
連結され、ＰＭＯＳトランジスターのゲートは、クロッ
ク信号ＰＣＬＫ＿２を反転させるインバータＩＮＴの出
力ノードに連結される。
【００３２】位相検出器２０＿１内に提供される伝達ゲ
ートＴ１の出力ノードは、第１ラッチ回路ＬＴ１の入力
ノードに連結され、ラッチ回路ＬＴ１は、印加される信
号をラッチする。従って。クロック信号ＰＣＬＫ＿２が
ロジック・ハイ状態であるとき、メイン遅延回路１４か
ら出力されたクロック信号ＤＣＬＫ１はラッチ回路ＬＴ
１にラッチされ出力される。
ートＴ１の出力ノードは、第１ラッチ回路ＬＴ１の入力
ノードに連結され、ラッチ回路ＬＴ１は、印加される信
号をラッチする。従って。クロック信号ＰＣＬＫ＿２が
ロジック・ハイ状態であるとき、メイン遅延回路１４か
ら出力されたクロック信号ＤＣＬＫ１はラッチ回路ＬＴ
１にラッチされ出力される。
【００３３】第１ラッチ回路ＬＴ１の出力ノードは、伝
達ゲートＴ２に連結され、伝達ゲートＴ２は、クロック
信号ＰＣＬＫ＿２がロジック・ロー状態であるときに活
性化される。伝達ゲートＴ２の出力ノードは、第２ラッ
チ回路ＬＴ２に連結され、第２ラッチ回路ＬＴ２は、伝
達ゲートＴ２を通して伝達された信号をラッチする。第
２ラッチ回路ＬＴ２の出力ノードは、対応するスイッチ
（位相検出器２０＿１の場合、ＳＷ１）の制御ポートに
連結された信号発生器ＳＧの入力ノードに連結されてい
る。
達ゲートＴ２に連結され、伝達ゲートＴ２は、クロック
信号ＰＣＬＫ＿２がロジック・ロー状態であるときに活
性化される。伝達ゲートＴ２の出力ノードは、第２ラッ
チ回路ＬＴ２に連結され、第２ラッチ回路ＬＴ２は、伝
達ゲートＴ２を通して伝達された信号をラッチする。第
２ラッチ回路ＬＴ２の出力ノードは、対応するスイッチ
（位相検出器２０＿１の場合、ＳＷ１）の制御ポートに
連結された信号発生器ＳＧの入力ノードに連結されてい
る。
【００３４】信号発生器ＳＧは、ノードＤから出力され
るスイッチイネイブル信号ＣＯＮ１を活性化させ、これ
と同時に、ノードＡがロジック・ロー状態（位相検出器
２０＿１の場合は、常にハイ）を有し、ノードＢがロジ
ック・ハイ状態を有するとき、出力Ｅを非活性化させ
る。出力Ｅは、次の端の位相検出器の信号発生器ＳＧの
ノードＡに連結される。位相同期動作が位相検出器２０
＿１で行われるとき、信号発生器ＳＧから出力された信
号Ｅは、ロジック・ハイ状態からロジック・ロー状態に
変化され、結局、次段の位相検出器２０＿２のノードＤ
は、ロジック・ハイ状態になる。従って、スイッチＳＷ
２は、ロジック・ハイ状態の信号ＣＯＮ２を受け入れて
ターンオフされ、同時に次段の位相検出器２０＿３のノ
ードＥをロジック・ロー状態にする。
るスイッチイネイブル信号ＣＯＮ１を活性化させ、これ
と同時に、ノードＡがロジック・ロー状態（位相検出器
２０＿１の場合は、常にハイ）を有し、ノードＢがロジ
ック・ハイ状態を有するとき、出力Ｅを非活性化させ
る。出力Ｅは、次の端の位相検出器の信号発生器ＳＧの
ノードＡに連結される。位相同期動作が位相検出器２０
＿１で行われるとき、信号発生器ＳＧから出力された信
号Ｅは、ロジック・ハイ状態からロジック・ロー状態に
変化され、結局、次段の位相検出器２０＿２のノードＤ
は、ロジック・ハイ状態になる。従って、スイッチＳＷ
２は、ロジック・ハイ状態の信号ＣＯＮ２を受け入れて
ターンオフされ、同時に次段の位相検出器２０＿３のノ
ードＥをロジック・ロー状態にする。
【００３５】従って、位相検出器２０＿１〜２０＿ｎの
各々は、第１ラッチ回路ＬＴ１により、クロック信号Ｐ
ＣＬＫ＿２がロジック・ハイ状態であるときに、対応す
るクロック信号ＤＣＬＫ１〜ＤＣＬＫｎを取り込み、第
２ラッチ回路ＬＴ２により、クロック信号ＰＣＬＫ＿２
がロジック・ロー状態になったときに、第１ラッチ回路
ＬＴ１の出力をラッチして、信号発生器ＳＧを介して、
対応するスイッチイネイブル信号ＣＯＮ１〜ＣＯＮｎを
出力する。
各々は、第１ラッチ回路ＬＴ１により、クロック信号Ｐ
ＣＬＫ＿２がロジック・ハイ状態であるときに、対応す
るクロック信号ＤＣＬＫ１〜ＤＣＬＫｎを取り込み、第
２ラッチ回路ＬＴ２により、クロック信号ＰＣＬＫ＿２
がロジック・ロー状態になったときに、第１ラッチ回路
ＬＴ１の出力をラッチして、信号発生器ＳＧを介して、
対応するスイッチイネイブル信号ＣＯＮ１〜ＣＯＮｎを
出力する。
【００３６】イネイブル信号ＣＯＮ１〜ＣＯＮｎのうち
いずれか１つがロジック・ロー状態となる。そして、ク
ロック信号ＰＣＬＫ＿１及び遅延クロック信号ＤＣＬＫ
１’〜ＤＣＬＫｎ’のうち、対応するイネイブル信号が
ロジック・ロー状態である信号が外部クロック信号ＰＣ
ＬＫに連結される。ディレイここで、イネイブル信号Ｃ
ＯＮ１〜ＣＯＮｎのいずれかが活性化されると、その活
性化されたイネイブル信号を発生する位相検出器の次段
の位相検出器が発生するイネイブル信号は、前段の信号
発生器ＳＧから供給される信号によって非活性化され
る。
いずれか１つがロジック・ロー状態となる。そして、ク
ロック信号ＰＣＬＫ＿１及び遅延クロック信号ＤＣＬＫ
１’〜ＤＣＬＫｎ’のうち、対応するイネイブル信号が
ロジック・ロー状態である信号が外部クロック信号ＰＣ
ＬＫに連結される。ディレイここで、イネイブル信号Ｃ
ＯＮ１〜ＣＯＮｎのいずれかが活性化されると、その活
性化されたイネイブル信号を発生する位相検出器の次段
の位相検出器が発生するイネイブル信号は、前段の信号
発生器ＳＧから供給される信号によって非活性化され
る。
【００３７】以上から、本発明の望ましい実施の形態に
よれば、同期遅延ラインを利用して所定時間だけ遅延さ
れたクロック信号と、遅延されない内部クロック信号と
の位相を比較することによって、外部クロック信号と内
部クロック信号の位相差を最小化させることができる。
従って、本発明の望ましい実施の形態によれば、位相差
が最少化されるように外部クロック信号と内部クロック
信号とを同期させることによって、例えばＳＤＲＡＭア
クセス時間を短縮させることができる。
よれば、同期遅延ラインを利用して所定時間だけ遅延さ
れたクロック信号と、遅延されない内部クロック信号と
の位相を比較することによって、外部クロック信号と内
部クロック信号の位相差を最小化させることができる。
従って、本発明の望ましい実施の形態によれば、位相差
が最少化されるように外部クロック信号と内部クロック
信号とを同期させることによって、例えばＳＤＲＡＭア
クセス時間を短縮させることができる。
【００３８】その上、分周器１２から出力されたクロッ
ク信号ＰＣＬＫ＿２がクロックバッファ回路１０から出
力されたクロック信号ＰＣＬＫ＿１の周期の２倍の周期
を有するため、クロック信号ＰＬＣＫ＿２によって駆動
される回路（メイン遅延回路、第１ユニットディレイ、
位相検出器）は、クロック信号ＰＣＬＫ＿１によって駆
動される回路（第２ユニットディレイ）より電力の消耗
が少ない。従って、本発明の望ましい実施の形態の内部
クロック発生回路は、全般的な電力消耗が低減される。
ク信号ＰＣＬＫ＿２がクロックバッファ回路１０から出
力されたクロック信号ＰＣＬＫ＿１の周期の２倍の周期
を有するため、クロック信号ＰＬＣＫ＿２によって駆動
される回路（メイン遅延回路、第１ユニットディレイ、
位相検出器）は、クロック信号ＰＣＬＫ＿１によって駆
動される回路（第２ユニットディレイ）より電力の消耗
が少ない。従って、本発明の望ましい実施の形態の内部
クロック発生回路は、全般的な電力消耗が低減される。
【００３９】
【発明の効果】本発明によれば、外部クロック信号との
位相差が小さい内部クロックを発生することができる。
位相差が小さい内部クロックを発生することができる。
【００４０】また、本発明によれば、外部クロック信号
と内部クロック信号との間の位相差を最少化すると共
に、消耗電力を低減することができる。
と内部クロック信号との間の位相差を最少化すると共
に、消耗電力を低減することができる。
【図１】本発明の望ましい実施の形態の内部クロック発
生回路のブロック図である。
生回路のブロック図である。
【図２】図１の内部クロック発生回路の動作を説明する
ためのタイミング図である。
ためのタイミング図である。
【図３】本発明の望ましい実施の形態の内部クロック発
生回路を具体化した回路を示す図である。
生回路を具体化した回路を示す図である。
１０ クロックバッファ １２ 周波数分周器 １４ メーン遅延回路 ２２ クロックドライバ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｌ 7/087 Ｈ０３Ｌ 7/08 Ｊ Ｐ
Claims (9)
- 【請求項１】 外部クロック信号を受け入れる入力ノー
ドと前記外部クロック信号に同期した内部クロック信号
を出力する内部クロックノードを有する内部クロック発
生回路において、 前記外部クロック信号を所定の第１時間だけ遅延させて
第１クロック信号を発生するクロックバッファと、 前記第１クロック信号を分周して第２クロック信号を発
生する周波数分周器と、 前記第２クロック信号を所定の第２時間だけ遅延させて
第３クロック信号を発生するメインディレイと、 直列連結された複数の第１ユニットディレイを有する第
１遅延ラインであって、各第１ユニットディレイは、入
力端子と出力端子を有し、初段の第１ユニットディレイ
の入力端子は、前記第３クロック信号に連結され、各第
１ユニットディレイは、各入力端子の信号に応じて各出
力端子に第１ユニットディレイ出力信号を提供する、第
１遅延ラインと、 直列連結された複数の第２ユニットディレイを有する第
２遅延ラインであって、各第２ユニットディレイは、入
力端子と出力端子を有し、初段の第２ユニットディレイ
の入力端子は、前記第１クロック信号に連結され、各第
２ユニットディレイは、各入力端子の信号に応じて第２
ユニットディレイ出力信号を各出力端子に提供する、第
２遅延ラインと、 イネイブル信号に応じて、前記内部クロックノードに、
前記第１クロック信号の出力ノード及び前記第２遅延ラ
インの複数の第２ユニットディレイの出力ノードのうち
該当する出力ノードを連結するための複数のスイッチを
有するスイッチング手段と、 前記第２クロック信号が、複数の前記第１ユニットディ
レイ出力信号及び前記メインディレイの出力信号である
前記第３クロック信号のいずれと同期するかに応じて、
前記複数のスイッチのうち該当するスイッチのための前
記イネイブル信号を発生する位相比較手段と、 を含み、前記位相比較手段は、前記第１ユニットディレ
イの出力ノード、前記メインディレイの出力ノード及び
前記複数のスイッチの各々のイネイブルポートに連結さ
れていることを特徴とする内部クロック発生回路。 - 【請求項２】 前記位相比較手段は、 前記第２クロック信号が第１ロジック状態でるとき、第
１ユニットディレイ出力信号又は前記メインディレイの
出力信号である前記第３クロック信号をラッチするラッ
チ手段と、 前記第２クロック信号が第２ロジック状態であるとき、
前記イネイブル信号により、前記スイッチング手段の複
数のスイッチのうち該当するスイッチを活性化させる活
性化手段と、 を含むことを特徴とする請求項１に記載の内部クロック
発生回路。 - 【請求項３】 前記活性化手段は、 前記複数のスイッチのうち該当するスイッチのためのイ
ネイブル信号を各々発生する複数の信号発生手段と、 １つの前記信号発生手段が前記イネイブル信号を発生す
る時に、該信号発生手段の次段以降の前記信号発生手段
が前記イネイブル信号を発生することを禁止する禁止手
段と、 を含むことを特徴とする請求項２に記載の内部クロック
発生回路。 - 【請求項４】 前記第２クロック信号は、前記第１クロ
ック信号の周期の少なくとも２倍の周期を有することを
特徴とする請求項１に記載の内部クロック発生回路。 - 【請求項５】 半導体メモリ装置内で外部クロック信号
に内部クロック信号を同期させる方法において、 所定の第１時間だけ前記外部クロック信号を遅延させて
第１クロック信号を発生する段階と、 前記第１クロック信号を分周して第２クロック信号を発
生する段階と、 前記第２クロック信号を所定の第２時間だけ遅延させて
第３クロック信号を発生する段階と、 複数の第１ユニットディレイによって前記第３クロック
信号を遅延させて複数の第１遅延クロック信号を発生す
る段階と、 複数の第２ユニットディレイによって前記第１クロック
信号を遅延させて複数の第２遅延クロック信号を発生す
る段階と、 前記の各第１遅延クロック信号及び前記第３クロック信
号の位相を前記第２クロック信号の位相と比較して、前
記第２クロック信号及び前記複数の第１遅延クロック信
号のうち前記第２クロック信号の位相とほぼ同一の位相
を有する信号を決定する段階とを含むことを特徴とする
方法。 - 【請求項６】 前記複数のスイッチのうち、前記第３ク
ロック信号と前記第１クロック信号とに関連して設けら
れたスイッチ、又は、前記複数の第１クロック信号のう
ち前記第２クロック信号の位相とほぼ同一の位相を有す
る第１遅延クロック信号と該第１遅延クロック信号に対
応する第２遅延クロック信号とに関連して設けられたス
イッチを活性化させる段階をさらに含むことを特徴とす
る請求項５に記載の方法。 - 【請求項７】 前記第１クロック信号の位相とほぼ同一
の位相を有する第１遅延クロック信号に対応する第２遅
延クロック信号を前記内部クロックノードに連結する段
階をさらに含むことを特徴とする請求項６に記載の方
法。 - 【請求項８】 前記の各第１遅延クロック信号の位相と
前記第２クロック信号の位相を比較する段階は、 前記第２クロック信号が第１ロジック状態であるとき、
前記第３クロック信号及び前記の各第１遅延クロック信
号をラッチする段階と、 前記第２クロック信号が第２ロジック状態であるとき、
前記複数のスイッチのうち該当するスイッチのためのイ
ネイブル信号を発生する段階とを含むことを特徴とする
請求項６に記載の方法。 - 【請求項９】 前記スイッチのうち該当するスイッチを
活性化させる段階は、他のスイッチを非活性化させる段
階を含むことを特徴とする請求項６に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR98-37210 | 1998-09-09 | ||
| KR1019980037210A KR100282486B1 (ko) | 1998-09-09 | 1998-09-09 | 반도체 장치의 클럭 발생 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000235430A true JP2000235430A (ja) | 2000-08-29 |
Family
ID=19550100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11256157A Withdrawn JP2000235430A (ja) | 1998-09-09 | 1999-09-09 | 内部クロック発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2000235430A (ja) |
| KR (1) | KR100282486B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100452642B1 (ko) * | 2002-10-25 | 2004-10-14 | 주식회사 하이닉스반도체 | 클럭 발생 장치 |
-
1998
- 1998-09-09 KR KR1019980037210A patent/KR100282486B1/ko not_active IP Right Cessation
-
1999
- 1999-09-09 JP JP11256157A patent/JP2000235430A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000019229A (ko) | 2000-04-06 |
| KR100282486B1 (ko) | 2001-02-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061205 |