KR0183870B1 - 싱크로너스 미러 딜레이 회로 - Google Patents

Abstract

본 발명은 싱크로너스 미러 딜레이 회로에 관해 개시한다. 본 발명은 외부클락을 제1지연시간으로 지연시켜 제1내부클락을 출력하는 출력버퍼와, 상기 제1내부클락을 제2지연시간으로 지연시키는 딜레이 모니터링 회로와, 서로 다른 지연시간을 갖는 제1 내지 제n단위지연기(n2)로 구성되고 상기 딜레이 모니터링 회로의 출력을 제3지연시간으로 지연시키는 정방향 딜레이 어레이와, 상기 제1내부클락에 응답하여 상기 정방향 딜레이 어레이의 출력을 반전시키는 미러 제어회로와, 서로 다른 지연시간을 갖는 제1 내지 제n단위지연기(n2)로 구성되고 상기 미러 제어회로의 출력을 제3지연시간으로 지연시키는 역방향 딜레이 어레이와, 상기 역방향 딜레이 어레이의 출력을 제4지연시간으로 지연시켜 제2내부클락을 출력하는 클락 드라이버를 포함하는 것을 특징으로 한다. 따라서 본 발명은 저주파, 즉 긴 주기를 갖는 외부클락에 락킹되는 내부클락을 발생하는 데 적은 수의 단위지연기가 소요되고, 이에 따라 레이아웃 면적이 감소될 수 있다.

Description

싱크로너스 미러 딜레이 회로

제1도는 종래의 싱크로너스 미러 딜레이 회로의 블럭도.

제2도는 본 발명의 실시예에 따른 싱크로너스 미러 딜레이 회로의 블럭도.

제3도는 정방향 딜레이 어레이와 역방향 딜레이 어레이의 단위지연기의 회로도.

제4도는 제2도의 싱크로너스 미러 딜레이 회로의 동작 타이밍도.

본 발명은 외부에서 공급되는 시스템 클락에 의해 구동되는 싱크로너스 디램(Synchronous DRAM)에 관한 것으로, 특히 시스템 클락에 동기되는 내부클락을 발생하는 싱크로너스 미러 딜레이(Synchronous Mirror Delay) 회로에 관한 것이다.

통상적으로 싱크로너스 디램은, 외부로부터 공급되는 시스템 클락(이하 외부클락이라 함)을 버퍼링하여 칩 내부에서 필요로 하는 내부클락을 출력하는 클락버퍼를 포함하고 있다. 내부클락은 외부클락에 동기되어 칩 내의 각 부분으로 공급되어야 하며, 싱크로너스 디램의 클락 엑세스타임(Clock Access Time, tSAC)을 줄이기 위해서는 내부클락과 외부클락의 위상차가 작아야 한다.

그러나 상기와 같은 클락버퍼는 단순히 외부클락을 버퍼링하여 칩의 내부에 공급하므로, 외부클락과 내부 클락사이에는 위상차, 즉 스큐(Skew)가 필연적으로 발생한다.

외부클락과 내부클락의 스큐를 최소화하기 위하여 PLL(Phase Lock Loop), DLL(Delay Lock Loop) 등을 사용할 수 있으나, PLL, DLL등은 인식시간(Aquisition Time)이 느리고 소비전력(Power Consumption)이 많은 단점이 있다. 따라서 클락 스큐를 최소화하기 위한 많은 연구가 있어왔으며, 그중 대표적인 것이 전압제어 딜레이라인(Voltage Controlled Delay Line)을 사용하는 싱크로너스 딜레이 라인(Synchronous Delay Line, SDL) 회로이다. 또한 최근에는 이를 개선한 싱크로너스 미러 딜레이(Synchronous Mirror Delay, SMD) 회로가 싱크로너스 디램에 채용되고 있다.

이들 PLD(Phase Locking Delay)를 이용한 회로들이 갖는 근본적인 문제점은, 저주파, 즉 긴 주기를 갖는 외부클락에 동기되는 내부클락을 발생하기 위해서는 긴 딜레이 요소(Delay Element)의 연결이 필요하며, 이에 따라 레이아웃 면적(Layout Area)이 증가한다는 것이다. 특히 싱크로너스 미러 딜레이 회로는, 단순히 논리게이트들로만 구성된 미러 제어회로(Mirror Control Circuit)가 미러 형태의 정방향 딜레이 어레이(Forward Delay Array, FDA)와 역방향 딜레이 어레이(Backward Delay Array, BDA)의 연결을 제어함으로써, 싱크로너스 미러 딜레이 회로의 입력인 외부클락과 출력인 내부클락의 위상을 락킹(Locking)시킨다. 이 때문에 싱크로너스 미러 딜레이 회로는 온도 및 공정변화에 민감하지 않은 장점이 있으나, 입력되는 외부클락이 저주파일 경우에는 레이아웃 면적이 크게 증가하지 않으면서 동시에 동작영역을 넓은 싱크로너스 미러 딜레이 회로가 필요하다.

제1도는 종래의 싱크로너스 미러 딜레이 회로의 블럭도를 나타낸다.

제1도를 참조하면, 상기 종래의 싱크로너스 미러 딜레이 회로에서는, 클락버퍼(1)가 외부에서 입력되는 외부클락(CLK)을 제1지연시간(d1)으로 지연시켜 제1내부클락(PCLK)을 출력한다. 딜레이 모니터링 회로(3)는 제1내부클락(PCLK)을 제2지연시간(d1+d2)으로 지연시켜 출력신호(DOUT)로 출력한다. 여기에서 제2지연시간은 클락버퍼(1)에서의 지연시간(d1)과 클락 드라이버(11)에서의 지연시간(d2)을 합한 시간이 되도록 구성되어 있다.

정방향 딜레이 어레이(5)는 미러 제어회로(7)의 출력신호(MOUT i, i는 1 내지 n)에 의해 제어되고, 딜레이 모니터링 회로(3)의 출력(DOUT)는 제3지연시간으로 지연시켜 출력신호(FOUT i, i는 1 내지 n)로 출력한다.

미러 제어회로(7)는 제1내부클락(PCLK)에 응답하여 정방향 딜레이 어레이(5)의 출력신호(FOUT i, i는 1내지 n)를 반전시켜 출력신호(MOUT i, i는 1 내지 n)로 출력한다. 역방향 딜레이 어레이(9)는 미러 제어회로(7)의 출력신호(MOUT i, i는 1 내지 n)를 정방향 딜레이 어레이의 지연시간과 동일한 제3지연시간으로 지연시켜 출력신호(BOUT)로 출력한다. 제3지연시간은 제1내부클락(PCLK)의 주기에서 제2지연시간(d1+d2)을 뺀 시간이 되도록 구성되어 있다. 클락 드라이버(11)는 역방향 딜레이 어레이(9)의 출력신호(BOUT)을 제4지연시간(d2)으로 지연시켜 외부클락(CLK)에 동기되는 제2내부클락(PCLK_M)을 출력한다.

상기 정방향 딜레이 어레이(5)는 동일한 지연시간(D)을 갖는 제1 내지 제n 단위지연기(51 내지 5n)들의 직렬접속으로 구성된다. 상기 미러 제어회로(7)는 제1내부클락(PCLK)에 응답하여 정방향 딜레이 어레이(5)의 출력신호(FOUT i, i는 1 내지 n)를 각각 반전시키는 제1 내지 제n제어기(71 내지 7n)을 포함한다. 상기 역방향 딜레이 어레이(9)는 상기 정방향 딜레이 어레이(5)의 단위지연기와 동일한 지연시간(D)을 갖는 제1 내지 제n단위지연기(91 내지 9n)들의 직렬접속으로 구성된다.

상술하였듯이 싱크로너스 미러 딜레이 회로가 외부클락(CLK)에 락킹, 즉 동기되는 제2내부클락(PCLK_M)을 발생하기 위해서는, 정방향 딜레이 어레이(5)가 제3지연시간, 즉 외부클락(CLK) 또는 제1내부클락(PCLK)의 주기에서 딜레이 모니터링 회로(3)의 지연시간(d1+d2)을 뺀 시간 만큼 지연시켜야 한다.

예컨대, 정방향 딜레이 어레이(5)의 각 단위지연기가 0.2nsec의 동일한 지연시간을 갖고 딜레이 모니터링 회로(3)가 2nsec의 지연시간을 갖는다면, 40nsec 주기(tCC)의 외부클락을 락킹하기 위해서는 (40-2)/0.2=190단의 단위지연기가 필요하게 된다.

따라서 상술한 종래의 싱크로너스 미러 딜레이 회로는 저주파, 즉 주기가 긴 외부클락에 동기되는 내부클락을 발생하기 위해서는 많은 수의 단위지연기가 필요하게 되어, 레이아웃 면적이 크게 증가하는 문제점이 있다.

따라서 본 발명의 목적은 입력되는 외부클락이 저주파일 경우에도 레이아웃 면적이 증가하지 않으면서 동시에 동작영역을 넓힐 수 있는 싱크로너스 미러 딜레이 회로를 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명에 따른 싱크로너스 미러 딜레이 회로는, 외부클락을 제1지연시간으로 지연시켜 제1내부클락을 출력하는 출력버퍼와, 상기 제1내부클락을 제2지연시간으로 지연시키는 딜레이 모니터링 회로와, 서로 다른 지연시간을 갖는 제1 내지 제n단위지연기(n2)가 정방향으로 순차적으로 직렬연결되어 구성되고 상기 딜레이 모니터링 회로의 출력을 제3지연시간으로 지연시키는 정방향 딜레이 어레이와, 상기 제1내부클락에 응답하여 상기 정방향 딜레이 어레이의 출력을 반전시키는 미러 제어회로와, 서로 다른 지연시간을 갖는 제1 내지 제n단위지연기(n2)가 역방향으로 순차적으로 직렬연결되어 구성되고 상기 미러 제어회로의 출력을 제3지연시간으로 지연시키는 역방향 딜레이 어레이와, 상기 역방향 딜레이 어레이의 출력을 제4지연시간으로 지연시켜 제2내부클락을 출력하는 클락 드라이버를 포함하는 것을 특징으로 한다.

바람직한 실시예에 의하면, 상기 정방향 딜레이 어레이의 제(i+1)단위지연기의 지연시간은 제i단위지연기(i는 1 내지 (n-1))의 지연시간보다 크다. 또는 상기 정방향 딜레이 어레이의 짝수번째 단위지연기의 지연시간은 서로 동일하고 홀수번째 단위지연기의 지연시간은 서로 동일하며, 짝수번째 단위지연기의 지연시간이 홀수번째 단위지연기의 지연시간보다 크다.

또한 상기 역방향 딜레이 어레이의 제(i+1)단위지연기의 지연시간이 제i단위지연기(i는 1 내지 (n-1))의 지연시간보다 크다. 또는 상기 역방향 딜레이 어레이의 짝수번째 단위지연기의 지연시간은 서로 동일하고 홀수번째 단위지연기의 지연시간은 서로 동일하며, 짝수번째 단위지연기의 지연시간이 홀수번째 단위지연기의 지연시간보다 크다.

이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

제2도는 본 발명의 실시예에 따른 싱크로너스 미러 딜레이 회로의 블럭도를 나타낸다.

제2도를 참조하면, 상기 싱크로너스 미러 딜레이 회로는, 외부클락(CLK)을 제1지연시간(d1)으로 지연시켜 제1내부클락(PCLK)을 출력하는 출력버퍼(21)와, 상기 제1내부클락(PCLK)을 제2지연시간 (d1+d2)으로 지연시키는 딜레이 모니터링 회로(23)와, 서로 다른 지연시간(D1 내지 Dn)을갖는 제1 내지 제n단위지연기(n2)(251 내지 25n)가 순차적으로 직렬연결되어 구성되고 상기 딜레이 모니터링 회로(23)의 출력(DOUT)을 제3지연시간으로 지연시키는 정방향 딜레이 어레이(25)와, 상기 제1내부클락(PCLK)에 응답하여 상기 정방향 딜레이 어레이(25)의 출력(FOUT i, i는 1 내지 n)을 반전시키는 미러 제어회로(27)와, 서로 다른 지연시간(D1 내지 Dn)을 갖는 제1 내지 제n단위지연기(n2)(291 내지 29n)가 순차적으로 직렬연결되어 구성되고 상기 미러 제어회로(27)의 출력(MOUT i, i는 1 내지 n)을 제3지연시간으로 지연시키는 역방향 딜레이 어레이(29)와, 상기 역방향 딜레이 어레이(29)의 출력을 제4지연시간(d2)으로 지연시켜 제2내부클락(PCLK_M)을 출력하는 클락 드라이버(31)를 포함한다.

미러 제어회로(27)는 제1내부클락(PCLK) 및 정방향 딜레이 어레이(25)의 출럭(FOUT i, i는 1 내지 n)을 각각 입력으로 하는 낸드게이트로 구성된 제1 내지 제n제어기(271 내지 27n)를 포함하여 구성된다.

정방향 딜레이 어레이(25)의 i+1번째 단위지연기의 지연시간이 i번째(i=1 내지 n-1) 단위지연기의 지연시간보다 크거나 또는 짝수번째 단위지연기의 지연시간이 홀수번째 단위지연기의 지연시간보다 크게 구성된다. 정방향 딜레이 어레이(25)의 제1단위지연기(251)의 두 입력은 딜레이 모니터링 회로(23)의 출력(DOUT) 및 공급전압(Vcc)에 접속되고, 제2 내지 제n단위지연기(252 내지 25n)의 두 입력은 전단의 단위지연기의 출력 및 미러 제어회로(27)의 제1 내지 제(n-1)(271 내지 27(n-1))제어기의 각 출력(MOUT 1 내지 MOUT (n-1))에 접속된다.

역방향 딜레이 어레이(29)의 i+1번째 단위지연기의 지연시간이 i번째(i=1 내지 n-1) 단위지연기의 지연시간보다 크거나 또는 짝수번째 단위지연기의 지연시간이 홀수번째 단위지연기의 지연시간보다 크게 구성된다. 역방향 딜레이 어레이(29)의 제n단위지연기(29n)의 두 입력은 미러 제어회로(27)의 제n제어기(27n)의 출력(MOUT n) 및 공급전압(Vcc)에 접속되고, 제1 내지 제(n-1)단위지연기(291 내지 29(n-1))의 두 입력은 후단의 단위지연기의 출력 및 미러 제어회로(27)의 제1 내지 제(n-1)제어기의 각 출력(MOUT 1 내지 MOUT(n-1))에 접속된다.

제3도는 제2도의 정방향 딜레이 어레이와 역방향 딜레이 어레이의 단위지연기의 회로도로서, 두개의 입력(IN1,IN2)을 갖는 낸드게이트(ND)와 낸드게이트(ND)의 출력을 인버팅하는 인버터(I)로 구성된다. 정방향 딜레이 어레이와 역방향 딜레이 어레이의 각 단위지연기의 서로 다른 지연시간은 낸드게이트(ND)와 인버터(I)의 트랜지스터 크기를 조절하고 RC 지연요소를 첨가함으로써 조절할 수 있다.

제4도는 제2도의 싱크로너스 미러 딜레이 회로의 동작 타이밍도로서, 제4도를 참조하여 동작을 살펴보면 다음과 같다.

외부에서 입력되는 외부클락(CLK)은 제1지연시간(d1) 만큼 지연되어 제1내부클락(PCLK)으로 출력된다. 제1내부클락(PCLK)은 딜레이 모니터링 회로(23)에서 제2지연시간(d1+d2) 만큼 지연되어 출력(DOUT)으로 출력된다. 제1내부클락(PCLK)의 n번재 논리 하이인 구간이 정방향 딜레이 어레이(25)를 통해 전달되다가 제3지연시간(tCC-d1-d2, tCC는 PCLK의 주기)후에 정방향 딜레이 어레이(25)의 i번째(i는 1 내지 n) 단위지연기의 출력(FOUT i)이 논리 하이인 경우, 이때 제1내부클락(PCLK)의 (n+1)번째 논리 하이인 구간이 발생되면, 미러 제어회로(27)의 i번째 제어기의 출력(MOUT i)은 논리로우가 된다.

다음에 미러 제어회로(27)의 i번째 제어기의 출력(MOUT i)은 역방향 딜레이 어레이(29)를 통해 전달되어 제3지연시간(tCC-d1-d2, tCC는 PCLK의 주기)후에 출력(BOUT)으로 출력된다. 역방향 딜레이 어레이(29)의 출력(BOUT)는 클락 드라이버(31)에서 제4지연시간(d2) 만큼 지연되어 제2내부클락(PCLK_M)으로 출력된다.

따라서 제2내부클락(PCLK_M)은 외부클락(CLK)으로부터 약 2tCC 만큼 지연되어 위상이 락킹(Locking)된다. 즉 제2내부클락(PCLK_M)이 외부클락(CLK)에 동기되게 된다.

따라서 상술한 본 발명에 따른 싱크로너스 미러 딜레이 회로는, i가 증가함에 따라 정방향 딜레이 어레이와 역방향 딜레이 어레이의 단위지연기의 지연시간이 증가하므로, 저주파, 즉, 긴 주기를 갖는 외부클락에 락킹되는 내부클락을 발생하는데 적은 수의 단위지연기가 소요되고, 이에 따라 레이아웃 면적이 감소될 수 있다.

Claims (8)

1. 외부클락에 동기되는 내부클락을 발생하는 싱크로너스 미러 딜레이 회로에 있어서, 외부클락을 제1지연시간으로 지연시켜 제1내부클락을 출력하는 출력버퍼; 상기 제1내부클락을 제2지연시간으로 지연시키는 딜레이 모니터링 회로; 서로 다른 지연시간을 갖는 제1 내지 제n단위지연기(n2)가 정방향으로 순차적으로 직렬연결되어 구성되고, 상기 딜레이 모니터링 회로의 출력을 제3지연시간으로 지연시키는 정방향 딜레이 어레이; 상기 제1내부클락에 응답하여 상기 정방향 딜레이 어레이의 출력을 반전시키는 미러 제어회로; 서로 다른 지연시간을 갖는 제1 내지 제n단위지연기(n2)가 역방향으로 순차적으로 직렬연결되어 구성되고, 상기 미러 제어회로의 출력을 제3지연시간으로 지연시키는 역방향 딜레이 어레이; 상기 역방향 딜레이 어레이의 출력을 제4지연시간으로 지연시켜 제2내부클락을 출력하는 클락 드라이버를 포함하는 것을 특징으로 하는 싱크로너스 미러 딜레이 회로.
2. 제1항에 있어서, 상기 정방향 딜레이 어레이의 제1 내지 제n단위지연기의 각각의 지연시간은 상기 역방향 딜레이 어레이의 제1 내지 제n단위지연기의 각각의 지연시간과 동일한 것을 특징으로 하는 싱크로너스 미러 딜레이 회로.
3. 제1항에 있어서, 상기 정방향 딜레이 어레이의 제(i+1)단위지연기의 지연시간이 제i단위지연기(i는 1 내지 (n-1))의 지연시간보다 큰 것을 특징으로 하는 싱크로너스 미러 딜레이 회로.
4. 제1항에 있어서, 상기 정방향 딜레이 어레이의 짝수번째 단위지연기의 지연시간은 서로 동일하고 홀수번째 단위지연기의 지연시간은 서로 동일하며, 짝수번째 단위지연기의 지연시간이 홀수번째 단위지연기의 지연시간보다 큰 것을 특징으로 하는 싱크로너스 미러 딜레이 회로.
5. 제1항에 있어서, 상기 역방향 딜레이 어레이의 제(i+1)단위지연기의 지연시간이 제i단위지연기(i는 1 내지 (n-1))의 지연시간보다 큰 것을 특징으로 하는 싱크로너스 미러 딜레이 회로.
6. 제1항에 있어서, 상기 역방향 딜레이 어레이의 짝수번째 단위지연기의 지연시간은 서로 동일하고 홀수번째 단위지연기의 지연시간은 서로 동일하며, 짝수번째 단위지연기의 지연시간이 홀수번째 단위지연기의 지연시간보다 큰 것을 특징으로 하는 싱크로너스 미러 딜레이 회로.
7. 제1항에 있어서, 상기 제2지연시간은 상기 제1지연시간과 상기 제4지연시간을 합한 시간인 것을 특징으로 하는 싱크로너스 미러 딜레이 회로.
8. 제1항에 있어서, 상기 제3지연시간은 상기 제1내부클락의 주기의 정수배에서 상기 제2지연시간을 뺀 시간인 것을 특징으로 하는 싱크로너스 미러 딜레이 회로.