KR20050072895A

KR20050072895A - 내부 클럭 발생 장치

Info

Publication number: KR20050072895A
Application number: KR1020040000860A
Authority: KR
Inventors: 김남석; 윤용진; 조욱래
Original assignee: 삼성전자주식회사
Priority date: 2004-01-07
Filing date: 2004-01-07
Publication date: 2005-07-12
Also published as: US7154312B2; KR100558554B1; CN1667750A; US20050146365A1; CN1667750B

Abstract

본 발명은 정확한 동기를 위한 내부 클럭 발생장치에 관한 것으로, 본 발명에 따른 내부 클럭 발생장치는, 제1기준 클럭 신호를 출력하는 입력 버퍼 회로와; 상기 제1기준 클럭 신호를 지연시켜 출력하는 딜레이 보상회로와; 지연된 클럭 신호를 정방향으로 순차적으로 지연시켜 지연 클럭 신호들을 각각 출력하는 정방향 딜레이 어레이와; 상기 제1기준 클럭 신호에 응답하여 발생된 제2기준 클럭 신호를 인가하는 복수 개의 로컬 클럭 드라이버들과; 제2기준 클럭 신호와 동기된 지연 클럭 신호를 검출하여 출력하는 미러 제어 회로와; 상기 미러 제어 회로에 의해서 검출되어 출력된 상기 지연 클럭 신호를 역방향으로 순차적으로 지연시켜 지연 클럭 신호를 출력하는 역방향 딜레이 어레이와; 상기 역방향 딜레이 어레이의 지연 클럭 신호를 버퍼링하여 내부 클럭 신호를 발생시키는 출력 버퍼 회로를 구비한다. 본 발명에 따르면, 기준 클럭신호의 지연 및 왜곡을 최소화하여 정확히 외부 클럭 신호와 동기되는 내부 클럭 신호가 발생된다.

Description

내부 클럭 발생 장치{Internal clock generating apparatus}

본 발명은 외부로 부터 공급되는 시스템 클럭에 응답하여 동기된 내부 클럭을 얻기 위한 동기식 반도체 메모리 장치(Synchronous DRAM)용 클럭(clock) 발생장치에 관한 것으로, 특히 정확도를 높인 동기식 반도체 메모리 장치의 내부 클럭 발생장치에 관한 것이다.

일반적인 동기식 반도체 메모리 장치에서는 시스템 클럭에 응답하여 내부 클럭을 발생하고, 이 내부 클럭은 선택된 메모리 소자에 데이타를 기입(Write)하고 독출(Read)하는 모든 제반 동작을 제어하는 기준신호가 된다. 상기 내부 클럭을 생성하기 위하여 통상적으로 동기식 반도체 메모리 장치에서는 외부로부터 공급되는 시스템 클럭에 응답하는 클럭 버퍼를 채용하고 있다. 이러한 클럭 버퍼의 사용으로 인해 상기 시스템 클럭은 상기 내부 클럭과 동일한 위상차를 가질 수 없게 된다. 따라서, 상기 시스템 클럭을 상기 메모리 칩에 인가하게 되면 칩의 내부 동작은 항상 상기 위상 차만큼 지연된 후 동작하게 된다. 이러한 위상 차의 지연으로 인하여, 외부로부터 공급되는 시스템 클럭과 동일한 위상을 가지기 위한 내부클럭을 생성하기 위한 연구가 본 분야에서 꾸준히 진행되고 있다. 이러한 진행과정에서 위상 차를 없애기 위한 종래의 초기방법들로는 위상동기루프(Phase Locked Loop)와 지연동기루프(Delay Locked Loop) 등을 사용하여 시스템 클럭과 내부 클럭 간의 스큐(Skew)를 최소화하는 방법이 개시되어 왔다. 그러나, 상기와 같은 위상동기루프, 지연 동기 루프 등을 이용하는 기술들의 클럭 동기 방법은 위상을 일치시키데 많은 시간을 요구되며, 디바이스가 동작하지 않는 대기상태(Stand-by)시에도 전체적인 대기전류를 증가시키는 원인이 되어 고속의 동기식 반도체 메모리 장치에는 적합하지 않다.

따라서, 클럭 스큐를 줄이고 외부 시스템 클럭에 완전히 동기되는 매부클럭을 발생시키기 위한 종래의 다른 시도는 전압 제어 딜레이 라인(Voltage Controled Delay Line)을 사용하는 것이다. 그 대표적인 회로가 싱크로너스 딜레이 라인(SDL:Synchronous Delay Line)회로이고, 이를 개선한 것이 싱크로너스 미러 딜레이(SMD:Synchronous Mirror Delay)회로이다.

도 1은 종래의 싱크로너스 미러 딜레이 회로를 개략적으로 나타낸 블록도이고, 도 2는 상기 싱크로너스 미러 딜레이 회로의 딜레이 그룹(50)인 정방향 딜레이 어레이(forward delay array: FDA)(10), 미러 제어 회로(mirror control circuit: MCC)(20), 역방향 딜레이 어레이 (backward delay array: BDA)(30)의 구조를 구체적으로 나타낸 블록도이다,

도 1 및 도 2에 도시된 바와 같이, 종래 기술에 따른 싱크로너스 미러 딜레이 회로는 입력 버퍼(input buffer)회로(IBUF), 딜레이 보상회로 (delay compensation circuit: DCC), 정방향 딜레이 어레이(forward delay array: FDA)(10), 미러 제어 회로(mirror control circuit: MCC)(20), 역방향 딜레이 어레이 (backward delay array: BDA)(30), 출력 버퍼(output buffer) 회로(INTBUF) 및 더미 로드(dummy load; DL1-DLn)(40)를 포함한다.

상기 입력 버퍼 회로(IBUF)는 외부 클럭 신호(XCLK)를 수신하여, 기준 클럭 신호 (PCLK)를 발생한다.

상기 딜레이 보상 회로(DCC)는 상기 입력 버퍼 회로(IBUF)로부터의 상기 기준 클럭 신호(PCLK)를 일정시간(d1) 만큼 지연시킨다.

상기 정방향 딜레이 어레이(10)는 복수 개의 직렬 연결된 단위 지연단(serially-connected delay units)(FD1-FDn)을 포함하며, 복수 개의 지연 클럭 신호들(FOUTi, i=1-n)을 출력한다. 상기 정방향 딜레이 어레이(10)의 단위 지연단들(FD1-FDn)은, 미러 제어 회로(20)에 의해서 제어된다. 각 단위 지연단(FD1 내지 FDn)은 동일한 지연 시간(TCC-(d1+d2+d3))을 갖도록 설정된다.

상기 미러 제어회로(20)는 복수 개의 위상 검출기들(PD1-PDn)을 포함하며, 각 위상 검출기(PDi, i=1-n)는 입력 버퍼 회로(10)로부터의 기준 클럭 신호(CLKin)와 정방향 딜레이 어레이(10) 내의 대응하는 단위 지연단(FDi)으로부터의 지연 클럭 신호(FOUTi)를 공급받는다. 각 위상 검출기(PDi)는 입력된 상기 기준 클럭 신호(PCLK)와 지연 클럭 신호(FOUTi)가 동일한 위상을 갖는 지의 여부를 검출한다. 즉, 미러 제어 회로(20)는 입력 버퍼 회로(IBUF)로부터의 기준 클럭 신호 (PCLK)에 대해 한 주기(TCC)의 위상차를 갖는 지연 클럭 신호(FOUTi)를 검출한다. 여기서, 상기 검출된 지연 클럭 신호(FOUTi)는 상기 미러 제어회로(20)의 지연시간(d3) 만큼 지연된 지연 클럭 신호(MOUTi)를 출력한다.

상기 역방향 딜레이 어레이(30)는 복수 개의 직렬 연결된 단위 지연단 들(BD1-BDn)을 포함하며, 각 단위 지연단(BDi)은 정방향 딜레이 어레이(10)의 각 단위 지연단과 동일한 지연 시간(TCC-(d1+d2+d3))을 갖도록 구성된다.

상기 출력 버퍼 회로는(INTBUF)는 역방향 딜레이 어레이(30)로부터의 클럭 신호(BOUT)를 지연 시간(d2) 만큼 지연시켜 내부 클럭 신호(ICLK)를 출력한다. 상기 내부 클럭 신호(ICLK)는 외부 클럭 신호(XCLK)와 동일한 위상을 갖는다.

상기 더미 로드(40)는 정방향 딜레이 어레이(10)와 미러 제어 회로(20)가 역방향 딜레이 어레이(30)와 더미 로드(40)에 대해서 대칭적인 구조를 갖도록 추가되는 로드이다.

도 3은 상기 도 1의 동작 타이밍도를 나타낸 것이다.

도 3에 도시된 바와 같이, 외부 클럭 신호(XCLK)가 외부로부터 입력될 때, 입력 버퍼 회로(IBUF)는 기준 클럭 신호(PCLK)를 발생한다. 상기 기준 클럭 신호(GCLK)는 상기 입력 버퍼 회로(IBUF)에 의해서 'd1'의 지연 시간만큼 지연된다.

다음에, 딜레이 보상 회로(DCC)는 상기 기준 클럭 신호(PCLK)를 'd1+d2+d3'의 지연 시간만큼 지연시킨다. 상기 지연시간(d1+d2+d3)은 상기 입력버퍼(IBUF)에서의 지연시간(d1), 출력버퍼(INTBUF)의 지연시간(d2) 및 미러 제어 회로(20)에서의 지연시간(d3)을 합한 시간이 된다.

상기 딜레이 보상 회로(DCC)에서 출력된 지연 클럭 신호(DOUT)는 정방향 딜레이 어레이(10)에 입력된다. 정방향 딜레이 어레이(10)는 단위 지연단 들(FD1-FDn)을 통해 상기 지연 클럭 신호(DOUT)를 순차적으로 지연시켜 출력한다. 상기 정방향 딜레이 어레이(10)의 지연 시간은 상기 외부 클럭 신호(PCLK)의 주기를 'TCC'라고 가정할 때, 'TCC-(d1+d2+d3)'이 된다.

상기 미러 제어 회로(20)에서는 기준 클럭 신호(PCLK)를 복수의 지연 클럭 신호들(FOUTi, i=1-n)과 각각 비교하고, 기준 클럭 신호와 위상이 동일한 지연 클럭 신호(FOUTi)를 검출한다. 즉, 미러 제어 회로(20)는 입력 버퍼 회로(IBUF)로부터의 기준 클럭 신호(PCLK)에 대해 한 주기 지연된 클럭신호 즉, 한 주기의 위상차를 갖는 지연 클럭 신호(FOUTi)를 검출한다.

이와 같이 검출된 지연 클럭 신호(FOUTi)는 역방향 딜레이 어레이(30) 및 출력 버퍼 회로(INTBUF)를 통해 내부 클럭 신호(ICLK)로서 출력된다.

외부 클럭 신호 (XCLK)와 내부 클럭 신호 (ICLK)가 위상 동기되는 데 걸리는 총 시간은 아래의 수학식으로 표현될 수 있다.

[수학식]

T=d1+(d1+d2+d3)+(TCC-(d1+d2+d3))+d3+(TCC-(d1+d2+d3))+d2=2TCC

여기서, 'd1'은 입력 버퍼 회로(IBUF)의 지연 시간이고, 'd1+d2+d3'는 딜레이 보상 회로(DCC)의 지연 시간이며, 'TCC-(d1+d2+d3)'는 미러 제어 회로(20)에 제공되는 기준 클럭 신호(PCLK)와 정방향 딜레이 어레이(10)를 통과하는 클럭 신호가 위상 동기되는 지점에서의 정방향 및 역방향 딜레이 어레이(10, 30)의 지연 시간이다. 또한, 'd2'는 출력 버퍼 회로(INTBUF)의 지연 시간이다.

상기 수학식으로부터 알 수 있듯이, 내부 클럭 신호(ICLK)는 2 주기 후에 외부 클럭 신호(XCLK)와 동기된다. 즉, 내부 클럭 신호(ICLK)는, 도 3에 도시된 바와 같이, n번째 외부 클럭 신호(XCLK)를 기준으로 (n+2)번째 외부 클럭 신호 (XCLK)에 동기된다. 결과적으로, 외부 클럭 신호 (XCLK)가 입력되고 2 주기 후에, 외부 클럭 신호 (XCLK)와 동기된 내부 클럭 신호 (ICLK)가 생성된다.

상술한 바와 같은 종류의 싱크로너스 미러 딜레이 회로의 예가, 발명자를 '스캇 반 더 그래프(Scott Van De Graaff)로 하여 마이크론 테그널러지(Micron Technology,Inc.)에 특허 허여된 미국특허 번호 제6,643,219가 제목 '딜레이 라인의 탭을 줄이는 싱크로너스 미러 딜레이(Synchronous Mirror Delay with reduced delay line taps)' 하에 개시되어 있다.

상술한 종래의 싱크로너스 미러 딜레이 회로는 기준 클럭 신호를 미러 제어회로에 인가하는 경우에, 딜레이 단의 로딩(loading) 커패시턴스가 커서 정확히 원하는 딜레이를 얻기 힘든 경우가 발생된다.

도 4는 종래의 기준 클럭 신호의 첫 번째 단의 위상검출기에 입력되는 기준 클럭 신호()와 마지막 단의 위상검출기에 입력되는 기준 클럭 신호를 나타낸 것이다.

도 4에 도시된 바와 같이, 첫 번째 단의 위상검출기에 입력되는 기준 클럭 신호와 마지막 단의 위상검출기에 입력되는 기준 클럭 신호가 차이를 보이는 데, 상기 기준 클럭 신호가 클럭 라인에서 보이는 로딩 커패시턴스에 의해 'td'의 지연시간 만큼의 지연 또는 왜곡이 발생되게 된다.

이는 싱크로너스 미러 회로의 기준 클럭 신호의 차이를 의미하므로 내부 클럭 신호가 동기되는 시점에 오차가 생기게 되는 결과를 가져온다. 즉, 기준 클럭 신호가 미러 제어회로를 구성하는 각각의 위상검출기들의 입력이 되므로 입력 부하에 따른 지연시간이 생기게 되어 정확한 동기가 어렵게 되는 문제점이 발생된다.

따라서, 본 발명의 목적은 종래 기술의 문제점을 극복할 수 있는 내부 클럭 발생회로를 제공하는 데 있다.

본 발명의 다른 목적은 외부 클럭 신호와 정확히 동기되는 내부 클럭을 발생시키는 내부 클럭 발생회로를 제공하는데 있다.

본 발명의 또 다른 목적은 기준 클럭 신호의 지연 또는 왜곡을 최소화 또는 방지할 수 있는 내부 클럭 발생회로를 제공하는데 있다.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspact)에 따라, 본 발명에 따른 내부 클럭 발생장치는, 상기 외부 클럭 신호를 버퍼링하여 제1기준 클럭 신호를 출력하는 입력 버퍼 회로와; 상기 제1기준 클럭 신호를 지연시켜 출력하는 딜레이 보상회로와; 상기 딜레이 보상 회로의 출력 클럭 신호를 정방향으로 순차적으로 지연시켜 지연 클럭 신호들을 각각 출력하는 복수 개의 단위지연단들로 구성된 정방향 딜레이 어레이와; 상기 제1기준 클럭 신호에 응답하여 발생된 제2기준 클럭 신호를 일정 개수의 위상 검출기 들에 각각 인가하는 복수 개의 로컬 클럭 드라이버들과; 상기 정방향 딜레이 어레이의 지연 클럭 신호들 중 상기 제2기준 클럭 신호와 동기된 지연 클럭 신호를 검출하여 출력하는 복수개의 위상검출기들로 구성된 미러 제어 회로와; 상기 미러 제어 회로에 의해서 검출되어 출력된 상기 지연 클럭 신호를 역방향으로 순차적으로 지연시켜 지연 클럭 신호를 출력하는 복수 개의 단위 지연단들로 구성된 역방향 딜레이 어레이와; 상기 역방향 딜레이 어레이의 지연 클럭 신호를 버퍼링하여 내부 클럭 신호를 발생시키는 출력 버퍼 회로를 구비한다.

상기 로컬 클럭 드라이버는 두 개의 인버터를 직렬 연결함에 의하여 구성될 수 있다. 또한, 상기 딜레이 보상회로의 지연시간은, 상기 로컬 클럭 드라이버의 지연시간의 2배의 지연시간, 상기 입력 버퍼 회로의 지연시간, 상기 출력 버퍼 회로의 지연시간 및 상기 미러 제어 회로의 지연시간을 전부 합한 시간일 수 있다. 그리고, 상기 정방향 딜레이 어레이 및 역방향 딜레이 어레이의 지연시간은, 상기 로컬 클럭 드라이버의 지연시간, 상기 입력버퍼의 지연시간, 상기 출력버퍼의 지연시간 및 상기 미러 제어 회로의 지연시간을 전부 합한 시간을, 상기 제1기준 클럭 신호의 주기의 정수배에서 뺀 값을 가진다.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspact)에 따라, 본 발명에 따른 내부 클럭 발생장치는, 상기 외부 클럭 신호를 일정시간 지연시킨 지연 클럭 신호 들 중에서 기준 클럭 신호와 동기되는 지연 클럭 신호를 검출하는 복수개의 위상 검출기 들과; 일정 개수의 위상 검출기마다 각각에 상기 기준 클럭 신호를 인가하는 로컬 클럭 드라이버를 복수 개로 구비한다.

상기 로컬 클럭 드라이버는 두 개의 인버터를 직렬 연결함에 의하여 구성될 수 있으며, 상기 외부 클럭 신호와 상기 기준 클럭 신호는 동일한 주기를 가진다.

상기한 장치적 구성에 따르면, 정확히 외부 클럭 신호와 동기되는 내부 클럭 신호를 얻을 수 있다.

이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 5 내지 도 8을 참조로 설명되어질 것이다.

도 5는 본 발명에 따른 싱크로너스 미러 딜레이 회로를 보여주는 블록도이고, 도 6은 상기 싱크로너스 딜레이 회로의 특징부로써, 딜레이 그룹(500)인 정방향 딜레이 어레이(FDA;10), 미러 제어 회로(MCC;20), 역방향 딜레이 어레이(BDA; 30)의 구조를 구체적으로 나타낸 블록도이다.

도 5 및 도 6에 도시된 바와 같이, 본 발명에 따른 싱크로너스 미러 딜레이 회로는, 내부 클럭 신호를 발생시키는 회로로, 입력 버퍼 회로(IBUF), 딜레이 보상 회로(DCC), 정방향 딜레이 어레이(100), 미러 제어 회로(200), 역방향 딜레이 어레이(300), 더미 로드(340), 출력 버퍼 회로(INTBUF) 및 로컬 클럭 드라이버(local clock driver;LCD)(400)를 포함한다.

입력 버퍼 회로(IBUF)는 외부 클럭 신호(XCLK)를 수신하고, 제1기준 클럭 신호(GCLK)를 발생한다. 상기 제1기준 클럭 신호(XCLK)는 상기 입력 버퍼 회로(IBUF)에 의해서 'd1'의 지연 시간만큼 지연된다.

딜레이 보상 회로(DCC)는 상기 입력 버퍼 회로(IBUF)로부터 출력되는 제1기준 클럭 신호(GCLK)를 'd1+d2+d3+2×d4'의 지연 시간만큼 지연시킨다.

정방향 딜레이 어레이(100)는 복수 개의 직렬 연결된 단위 지연단들 (FD1-FDn)을 포함하며, 복수 개의 지연 클럭 신호들(FOUT1-FOUTn)을 출력한다. 상기 정방향 딜레이 어레이(100)의 단위 지연단들(FD1-FDn)은 미러 제어 회로(200)에 의해서 제어된다. 또한, 각 단위 지연단들(FD1-FDn)은 동일한 지연 시간(TCC-(d1+d2+d3+d4))을 갖도록 설정된다.

미러 제어 회로(200)는 복수 개의 위상 검출기단(PD1-PDn)을 포함하며, 각 위상 검출기(PDi,i=1-n)는 로컬 클럭 드라이버(400)로부터 제2 기준 클럭 신호 (LCLK)와 정방향 딜레이 어레이(100) 내의 대응하는 단위 지연단(FDi,i=1-n)으로부터의 지연 클럭 신호(FOUTi,i=1-n)를 공급받는다. 각 위상 검출기 단(PDi)은 입력된 클럭 신호들(LCLK, FOUTi)이 동일한 위상을 갖는지의 여부를 검출한다.

즉, 미러 제어 회로 (200)는 로컬 클럭 드라이버(400)로부터의 제2기준 클럭 신호(LCLK)에 대해 동일한 위상차를 갖는 지연 클럭 신호(FOUTi)를 검출한다.

상기 로컬 클럭 드라이버(400)는 제1기준 클럭신호(GCLK)의 지연 또는 왜곡을 방지하기 위하여 설치되는 것으로 상기 제1기준 클럭 신호(GCLK)를 인가받아 일정 시간 지연된 제2기준 클럭 신호(LCLK)를 발생시킨다. 상기 로컬 클럭 드라이버(400)는 복수개의 위상검출기 단(PD1-PDn)들중 일정개수의 위상검출기 단 들마다 하나의 로컬 클럭 드라이버에서 출력되는 제2기준 클럭 신호(LCLK)를 인가 받도록 구성된다. 예를 들어, n 개의 위상검출기 단마다 하나씩 사용될 경우에, 설치되는 로컬 클럭 드라이버의 수에 따라 기준 클럭 신호가 인가되는 금속 배선에서 보이는 로딩(loading) 커패시턴스를 그만큼 줄일 수 있게 된다. 도 6에서는 하나의 예로써, 4 단의 위상검출기 단마다 하나씩 설치되어 미러 제어 회로(200)에 제2기준 클럭 신호(LCLK)를 발생시키는 로컬 클럭 드라이버(400)를 나타내고 있다. 따라서, 종래의 경우에 비하여 로딩 커패시턴스가 훨씬 줄어 들게 되어 기준 클럭 신호의 지연 및 왜곡을 방지할 수 있다.

역방향 딜레이 어레이(300)는 복수 개의 직렬 연결된 단위 지연단들 (BD1-BDn)을 포함하며, 각 단위 지연단(BDi)는 정방향 딜레이 어레이(100)의 각 단위 지연단과 동일한 지연 시간을 갖도록 구성된다.

더미 로드(340)는 상기 정방향 딜레이 어레이(100)와 상기 미러 제어 회로 (200)가 역방향 딜레이 어레이(300)와 더미 로드(340)에 대해서 대칭적인 구조를 갖도록 추가되는 로드이다.

출력 버퍼 회로(INTBUF)는 상기 역방향 딜레이 어레이(300)로부터 출력되는 클럭 신호(BOUT)를 'd2'의 지연 시간만큼 지연시켜 외부 클럭 신호(XCLK)와 위상 동기되는 내부 클럭 신호(ICLK)를 출력한다

도 7은 본 발명의 일실시예에 따른 로컬 클럭 드라이버의 회로도를 나타낸 것이다. 도 7에 도시된 바와 같이, 상기 로컬 클럭 드라이버는 두 개의 인버터를 직렬로 연결한 형태로 구성될 수 있으며, 상기 제1기준 클럭 신호(GCLK)의 지연 또는 왜곡을 최소화 또는 방지하게 된다. 상기 로컬 클럭 드라이버의 지연시간은 'd4'를 가지도록 설정된다.

도 8은 본 발명의 일 실시예에 따른 싱크로너스 미러 딜레이 회로의 동작 타이밍도이다.

이하에서는 도 5 내지 도 8을 참조하여 상기 싱크로너스 미러 딜레이 회로의 동작을 설명하기로 한다.

도 5 내지 도 10에 도시된 바와 같이, 외부 클럭 신호(XCLK)가 외부로부터 입력될 때, 입력 버퍼 회로(IBUF)는 제1기준 클럭 신호(GCLK)를 발생한다. 상기 제1기준 클럭 신호(GCLK)는 상기 입력 버퍼 회로(IBUF)에 의해서 'd1'의 지연 시간만큼 지연된다.

다음에, 딜레이 보상 회로(DCC)는 상기 제1기준 클럭 신호(GCLK)를 'd1+d2+d3+2×d4'의 지연 시간만큼 지연시킨다. 상기 지연시간(d1+d2+d3+2×d4)은, 상기 입력 버퍼 회로(IBUF)에서의 지연시간(d1), 출력 버퍼 회로(INTBUF)의 지연시간(d2), 미러 제어 회로(200)에서의 지연시간(d3) 및 로컬 클럭 드라이버(400)의 지연시간(d4)의 2배에 해당하는 지연시간(2×d4)을 합한 시간이 되도록 구성되어 있다

상기 딜레이 보상 회로(DCC)에서 출력된 지연 클럭 신호(DOUT)는 정방향 딜레이 어레이(100)에 입력된다. 상기 정방향 딜레이 어레이(100)는 단위 지연단 들(FD1-FDn)을 통해 상기 지연 클럭 신호(FOUTi)를 순차적으로 지연시켜 출력한다. 상기 정방향 딜레이 어레이(100)의 지연 시간은 상기 외부 클럭 신호(XCLK)의 주기를 'TCC'라고 가정할 때, 'TCC-(d1+d2+d3+d4)'이 된다.

상기 로컬 클럭 드라이버(400)에서는 상기 제1기준 클럭 신호(GCLK)가 'd4'만큼 지연된 제2기준 클럭 신호(LCLK)를 발생시킨다.

상기 미러 제어 회로(200)에서는 상기 제2기준 클럭 신호(LCLK)를 복수의 지연 클럭 신호들(FOUTi,i=1-n)과 각각 비교하고, 상기 제2기준 클럭 신호(LCLK)와 위상이 동일한 지연 클럭 신호(FOUTi)를 검출한다. 즉, 미러 제어 회로(200)는 입력 버퍼 회로(IBUF)로부터의 제1기준 클럭 신호(GCLK)의 한 주기(TCC)에 상기 로컬 클럭 드라이버의 지연시간(d4)을 합한 지연 클럭 신호 즉, 상기 제2기준 클럭 신호(LCLK)와 한 주기의 위상차를 갖는 지연 클럭 신호(FOUTi)를 검출한다. 이와 같이 검출된 지연 클럭 신호(FOUTi)는 역방향 딜레이 어레이(300)로 인가된다.

역방향 딜레이 어레이(300)에서는 상기 미러 제어 회로(200)에서 검출된 지연 클럭 신호(FOUTi)를 상기 정방향 딜레이 어레이(100)의 지연시간(TCC-(d1+d2+d3+d4))만큼 지연시켜 출력한다.

출력 버퍼 회로(22)에서는 상기 역방향 딜레이 어레이(300)를 통해 지연된 클럭 신호가 'd2' 만큼의 지연시간을 가지며 내부 클럭 신호(ICLK)로서 출력된다.

상기 외부 클럭 신호(XCLK)와 상기 내부 클럭 신호(ICLK)가 위상 동기되는 데 걸리는 총 시간은 아래의 수학식으로 표현될 수 있다.

[수학식]

T=d1+(d1+d2+d3+2×d4)+2(TCC-(d1+d2+d3+d4))+d3+d2=2TCC

여기서, 'd1'은 입력 버퍼 회로(IBUF)의 지연 시간이고, 'd1+d2+d3+2×d4'는 딜레이 보상 회로(DCC)의 지연 시간이며, 'TCC-(d1+d2+d3+d4)'는 미러 제어 회로(200)에 제공되는 제2기준 클럭 신호(LCLK)와 정방향 딜레이 어레이(100)를 통과하는 클럭 신호가 위상 동기되는 지점에서의 정방향 및 역방향 딜레이 어레이(100,300)의 지연 시간이다. 또한, 'd2'는 출력 버퍼 회로(INTBUF)의 지연 시간이며, 'd3'는 미러 제어회로(200)의 지연시간이고, 'd4'는 로컬 클럭 드라이버(400)의 지연시간이다.

상기 수학식으로부터 알 수 있듯이, 내부 클럭 신호(ICLK)는 2 주기 후에 외부 클럭 신호(XCLK)와 동기된다. 즉, 내부 클럭 신호(ICLK)는, 도 8에 도시된 바와 같이, n번째 외부 클럭 신호(XCLK)를 기준으로 (n+2)번째 외부 클럭 신호(XCLK)에 동기된다. 결과적으로, 외부 클럭 신호(XCLK)가 입력되고 2 주기 후에, 외부 클럭 신호(XCLK)와 동기된 내부 클럭 신호(ICLK)가 생성된다.

상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 회로의 내부 구성을 변경하거나, 회로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다.

이상 설명한 바와 같이, 본 발명에 따르면, 기준 클럭 신호을 로컬 클럭 드라이버를 설치하여 일정개수의 단마다 각각 인가함에 의하여 상기 기준 클럭 신호의 왜곡 또는 지연을 최소화 또는 방지할 수 있게 된다. 또한, 상기 기준 클럭 신호의 왜곡이나 지연이 최소화 또는 방지됨에 의하여 외부 클럭 신호와 정확히 동기되는 내부 클럭 신호를 발생시킬 수 있게 된다.

도 1은 종래의 내부 클럭 발생장치의 블럭도

도 2는 도 1의 특징부의 구체적 블록도

도 3은 도 1 및 도 2의 동작 타이밍도

도 4는 기준 클럭 신호의 지연 및 왜곡을 나타낸 타이밍도

도 5는 본 발명의 일 실시예에 따른 내부 클럭 발생장치의 블럭도

도 6은 도 5의 딜레이 그룹의 구체적 블록도

도 7은 로컬 클럭 드라이버의 회로도

도 8은 도 5 및 도 6의 동작 타이밍도

*도면의 주요 부분에 대한 부호의 설명*

100 : 정방향 딜레이 어레이 200 : 미러 제어 회로

300 : 역방향 딜레이 어레이 340 : 더미로드

500 : 딜레이 그룹

Claims

외부 클럭 신호에 동기되는 내부 클럭 신호를 발생하는 내부 클럭 발생장치에 있어서:

상기 외부 클럭 신호를 버퍼링하여 제1기준 클럭 신호를 출력하는 입력 버퍼 회로와;

상기 제1기준 클럭 신호를 지연시켜 출력하는 딜레이 보상회로와;

상기 딜레이 보상 회로의 출력 클럭 신호를 정방향으로 순차적으로 지연시켜 지연 클럭 신호들을 각각 출력하는 복수 개의 단위지연단들로 구성된 정방향 딜레이 어레이와;

상기 제1기준 클럭 신호에 응답하여 발생된 제2기준 클럭 신호를 일정 개수의 위상 검출기 들에 각각 인가하는 복수 개의 로컬 클럭 드라이버들과;

상기 정방향 딜레이 어레이의 지연 클럭 신호들 중 상기 제2기준 클럭 신호와 동기된 지연 클럭 신호를 검출하여 출력하는 복수개의 위상검출기들로 구성된 미러 제어 회로와;

상기 미러 제어 회로에 의해서 검출되어 출력된 상기 지연 클럭 신호를 역방향으로 순차적으로 지연시켜 지연 클럭 신호를 출력하는 복수 개의 단위 지연단들로 구성된 역방향 딜레이 어레이와;

상기 역방향 딜레이 어레이의 지연 클럭 신호를 버퍼링하여 내부 클럭 신호를 발생시키는 출력 버퍼 회로를 구비함을 특징으로 하는 내부 클럭 발생장치.
제1항에 있어서,

상기 로컬 클럭 드라이버는 두 개의 인버터를 직렬 연결함에 의하여 구성됨을 특징으로 하는 내부 클럭 발생장치.
제2항에 있어서,

상기 딜레이 보상회로의 지연시간은, 상기 로컬 클럭 드라이버의 지연시간의 2배의 지연시간, 상기 입력 버퍼 회로의 지연시간, 상기 출력 버퍼 회로의 지연시간 및 상기 미러 제어 회로의 지연시간을 전부 합한 시간임을 특징으로 하는 내부 클럭 발생장치.
제3항에 있어서,

상기 정방향 딜레이 어레이의 복수개의 단위지연단들의 각각의 지연시간은 상기 역방향 딜레이 어레이의 복수개의 단위지연단들의 각각의 지연시간과 동일함을 특징으로 하는 내부 클럭 발생장치.
제4항에 있어서,

상기 정방향 딜레이 어레이 및 역방향 딜레이 어레이의 지연시간은, 상기 로컬 클럭 드라이버의 지연시간, 상기 입력버퍼의 지연시간, 상기 출력버퍼의 지연시간 및 상기 미러 제어 회로의 지연시간을 전부 합한 시간을, 상기 제1기준 클럭 신호의 주기의 정수배에서 뺀 값을 가짐을 특징으로 하는 내부 클럭 발생장치.
제5항에 있어서,

상기 제1기준 클럭 신호 및 상기 제2기준 클럭 신호는 동일한 주기를 가짐을 특징으로 하는 내부 클럭 발생장치.
제6항에 있어서,

상기 정방향 딜레이 어레이에서 출력되는 지연 클럭 신호는 상기 제1기준 클럭 신호의 주기의 정수배에 상기 로컬 클럭 드라이버의 지연시간을 합한 시간을 지연시간으로 가짐을 특징으로 하는 내부 클럭 발생장치.
외부 클럭 신호에 동기되는 내부 클럭 신호를 발생하는 내부 클럭 발생장치에 있어서:

상기 외부 클럭 신호를 일정시간 지연시킨 지연 클럭 신호 들 중에서 기준 클럭 신호와 동기되는 지연 클럭 신호를 검출하는 복수개의 위상 검출기 들과;

일정 개수의 위상 검출기마다 각각에 상기 기준 클럭 신호를 인가하는 복수 개의 로컬 클럭 드라이버를 구비함을 특징으로 하는 내부 클럭 발생 장치.
제8항에 있어서,

상기 로컬 클럭 드라이버는 두 개의 인버터를 직렬 연결함에 의하여 구성됨을 특징으로 하는 내부 클럭 발생장치.
제9항에 있어서,

상기 외부 클럭 신호와 상기 기준 클럭 신호는 동일한 주기를 가짐을 특징으로 하는 내부 클럭 발생장치