JP4789172B2 - 半導体記憶素子におけるディレイロックループ及びそのロック方法 - Google Patents
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Description
620…位相感知部、
630…マルチプレクシング部、
640…スタック防止部、
650…遅延ライン制御部、
660…遅延ライン部、
670…遅延モデル部、
680…出力バッファ。
Claims (23)
- 半導体記憶素子において、
外部から入力される外部クロックに対して極性がそれぞれ非反転及び反転の関係にある同極性クロック及び逆極性クロックを生成する第1ステップと、
前記同極性クロック又は逆極性クロックを遅延ライン部及び遅延モデル部を介して得られるフィードバッククロックを所定時間遅延させた遅延フィードバッククロックを出力する第2ステップと、
前記同極性クロック及び逆極性クロックのうちのいずれか一つを選択するために、前記遅延フィードバッククロックの位相と外部から入力される前記外部クロックの位相とを比較する第3ステップと、
前記第3ステップの比較の結果、前記遅延フィードバッククロックの立上りエッジが前記外部クロックのハイパルス内に存在すれば、前記逆極性クロックを選択して前記遅延モデル部に伝送し、前記遅延フィードバッククロックの立上りエッジが前記外部クロックのローパルス内に存在すれば、前記同極性クロックを選択して前記同極性クロックを選択して前記遅延モデル部に伝送する第4ステップと、
前記同極性クロック又は逆極性クロックが選択された後は、前記フィードバッククロックを前記外部クロックにロックさせるために、前記フィードバッククロックの位相と前記外部クロックの位相とを比較する第5ステップと、
前記フィードバッククロックが外部クロックに所定間隔以上離れていれば、前記遅延ライン部の遅延を増加させる第6ステップと、
前記フィードバッククロックと前記外部クロックとが所定間隔以内に接近すれば、前記フィードバッククロックと前記外部クロックとの位相比較に応じて、前記遅延ライン部の遅延を増加又は減少させる第7ステップと
を含んでなるディレイロックループのロック方法。 - 請求項1に記載のディレイロックループのロック方法において、
前記所定時間は、少なくとも前記外部クロックと前記フィードバッククロックとの位相の前後を間違って判断し得る範囲よりさらに大きい
ことを特徴とする方法。 - 請求項1に記載のディレイロックループのロック方法において、
前記逆極性クロックは、前記外部クロックを反転させた外部反転クロックをバッファリングしたクロックである
ことを特徴とする方法。 - 請求項1に記載のディレイロックループのロック方法において、
前記同極性クロックは、前記外部クロックをバッファリングしたクロックである
ことを特徴とする方法。 - 請求項1に記載のディレイロックループのロック方法において、
前記第7ステップにおいて前記フィードバッククロックと前記外部クロックとが所定間隔以内に接近するということは、前記遅延フィードバッククロックの立上りエッジの位相が前記外部クロックの立上りエッジの位相に比べて進相から遅相に転換することである
ことを特徴とする方法。 - 半導体記憶素子において外部クロックの位相に対してロックされた位相の内部クロックを得るためのディレイロックループであって、
外部クロックと前記外部クロックが反転した外部反転クロックを受け取ってバッファリングし、前記外部クロックと同極性である同極性クロックと前記外部反転クロックと同極性である逆極性クロック出力する入力バッファ部と、
前記同極性クロックと前記逆極性クロックのうち一つを選択するためのマルチプレクサと、
前記外部クロックと前記選択された同極性クロック又は逆極性クロックを遅延ライン部及び遅延モデル部を介して遅延させて生成されるフィードバッククロックとを入力され、前記外部クロックと前記フィードバッククロックとの位相を比較するとともに、前記外部クロックと前記フィードバッククロックを所定時間だけ遅延させて生成される遅延フィードバッククロックとの位相を比較する位相感知部と、
前記位相感知部により前記外部クロックと前記遅延フィードバッククロックとの位相を比較した結果、前記遅延フィードバッククロックの立上りエッジが前記外部クロックのハイパルス内にあれば、前記マルチプレクサに前記逆極性クロックを選択させ、前記遅延フィードバッククロックの立上りエッジが前記外部クロックのローパルス内にあれば、前記マルチプレクサに前記同極性クロックを選択させるように、前記マルチプレクサを制御するマルチプレクサ制御部と、
前記位相感知部における両比較結果に応じて、前記フィードバッククロックの位相が前記外部クロックの位相に所定間隔以内に接近するまでは、前記遅延ライン部の遅延を増加させ、前記フィードバッククロックの位相が前記外部クロックの位相に所定間隔以内に接近すれば、前記遅延ライン部の遅延を増加又は減少させるスタック防止部と
を備えてなるディレイロックループ。 - 請求項6に記載のディレイロックループにおいて、
前記位相感知部は、前記フィードバッククロックを所定時間だけ遅延させて前記遅延フィードバッククロックを生成するためのフィードバッククロック遅延器と、前記フィードバッククロックと前記外部クロックとを比較するための第1位相感知器と、前記遅延フィードバッククロックと前記外部クロックとを比較するための第2位相感知器とを含んでなる
ことを特徴とするディレイロックループ。 - 請求項7に記載のディレイロックループにおいて、
前記フィードバッククロック遅延器は、前記フィードバッククロックを、前記フィードバッククロックの位相と前記外部クロックの位相との前後を間違って判断し得る範囲よりさらに遅延させる
ことを特徴とするディレイロックループ。 - 請求項7に記載のディレイロックループにおいて、
前記フィードバッククロック遅延器は、前記フィードバッククロックを入力とする複数の直列の単位遅延素子である
ことを特徴とするディレイロックループ。 - 請求項6に記載のディレイロックループにおいて、
前記フィードバッククロックと前記外部クロックとが所定間隔以内に接近するということは、前記遅延フィードバッククロックの立上りエッジの位相が前記外部クロックの立上りエッジの位相に比べて、進相から遅相に転換することに依存する
ことを特徴とするディレイロックループ。 - 請求項7に記載のディレイロックループにおいて、
前記スタック防止部は、前記第2位相感知器の出力が第1論理状態の間は第2論理状態を出力し、前記第2位相感知器の出力が第2論理状態に遷移すれば前記第1位相感知器から出力される論理状態に対応して出力する
ことを特徴とするディレイロックループ。 - 請求項6に記載のディレイロックループにおいて、
前記入力バッファ部は、
前記外部クロックを非反転端子に、前記外部反転クロックを反転端子に受け取って、前記外部クロックと同極性である同極性クロックを出力する第1入力バッファと、
前記外部反転クロックを非反転端子に、前記外部クロックを反転端子に受け取って、前記外部反転クロックと同極性である逆極性クロックを出力する第2入力バッファとを含む
ことを特徴とするディレイロックループ。 - 請求項6に記載のディレイロックループにおいて、
前記マルチプレクサ制御部は、
前記第2位相感知器から、順次に入力される複数個の論理状態値のうち複数個の論理状態値を出力値として取るための複数の決定器と、
前記外部クロックを計数して、前記複数の決定器の出力が前記マルチプレクサ制御部の出力として採択される時間分の計数値になることを検出し、第1論理信号を出力させるための計数及び検出ロジック部と、
前記複数の決定器の出力を入力とし、前記計数及び検出ロジックの出力をクロック信号として使用するDフリップフロップとを含む
ことを特徴とするディレイロックループ。 - 請求項13に記載のディレイロックループにおいて、
前記計数及び検出ロジック部は、
前記外部クロックを計数するためのカウンタと、
前記カウンタの出力値が変われば、ロックされた論理値を出力するための検出ロジックと、
周期的にトグリングするクロック信号と前記検出ロジックの出力とを否定論理和するためのNORゲートと、
前記NORゲートの出力を反転させるためのインバータとを含む
ことを特徴とするディレイロックループ。 - 半導体記憶素子において外部クロックの位相に対してロックされた位相の内部クロックを得るためのディレイロックループであって、
外部クロックと前記外部クロックが反転した外部反転クロックを受け取ってバッファリングし、前記外部クロックと同極性である同極性クロックと前記外部反転クロックと同極性である逆極性クロック出力する入力バッファ部と、
前記同極性クロックと前記逆極性クロックのうち一つを選択するためのマルチプレクサと、
前記外部クロックと前記選択された同極性クロック又は逆極性クロックを遅延ライン部及び遅延モデル部を介して遅延させて生成されるフィードバッククロックとを入力され、スタック防止部の出力に制御され、初期動作では前記フィードバッククロックを所定時間遅延させた遅延フィードバッククロックの位相を外部クロックの位相と、その後の動作ではフィードバッククロックの位相を外部クロックの位相と、順次に比較するための位相感知部と、
前記位相感知部により前記外部クロックと前記遅延フィードバッククロックとの位相を比較した結果、前記遅延フィードバッククロックの立上りエッジが前記外部クロックのハイパルス内にあれば、前記マルチプレクサに前記逆極性クロックを選択させ、前記遅延フィードバッククロックの立上りエッジが前記外部クロックのローパルス内にあれば、前記マルチプレクサに前記同極性クロックを選択させるように、前記マルチプレクサを制御するマルチプレクサ制御部と、
前記同極性クロック又は逆極性クロックが選択された後は、前記位相感知部から出力される信号に応答して、前記フィードバッククロックが外部クロックに所定間隔以内に接近するまでは、前記遅延ライン部の遅延を増加させ、前記フィードバッククロックと前記外部クロックとが所定間隔以内に接近すれば、前記フィードバッククロックと前記外部クロックとの位相比較に応じて、前記遅延ライン部の遅延を増加又は減少させるように制御するためのスタック防止部と
を備えてなるディレイロックループ。 - 請求項15に記載のディレイロックループにおいて、
前記位相感知部は、
前記フィードバッククロックを所定時間遅延させて前記遅延フィードバッククロックを出力するフィードバッククロック遅延器と、
前記スタック防止部の出力に制御されて前記フィードバッククロックと前記遅延フィードバッククロックのうちの一つを選択するマルチプレクサと、
前記マルチプレクサの出力と前記外部クロックとを比較するための位相感知器とを含む
ことを特徴とするディレイロックループ。 - 請求項16に記載のディレイロックループにおいて、
前記フィードバッククロック遅延器は、前記フィードバッククロックをデッドゾーンよりさらに遅延させる
ことを特徴とするディレイロックループ。 - 請求項16に記載のディレイロックループにおいて、
前記フィードバッククロック遅延器は、前記フィードバッククロックを入力とする複数の直列の単位遅延素子である
ことを特徴とするディレイロックループ。 - 請求項15に記載のディレイロックループにおいて、
前記フィードバッククロックが、外部クロックに所定間隔以内に接近したかの判断は、前記遅延フィードバッククロックの立上りエッジの位相が前記外部クロックの立上りエッジの位相より先行するか遅れるかに依存する
ことを特徴とするディレイロックループ。 - 請求項16に記載のディレイロックループにおいて、
前記スタック防止部は、前記位相感知器の出力が第1論理状態の間は、第2論理状態を出力し、前記位相感知器の出力が第2論理状態に遷移した後は、前記位相感知器から出力される論理状態に対応して出力する
ことを特徴とするディレイロックループ。 - 請求項15に記載のディレイロックループにおいて、
前記入力バッファ部は、
前記外部クロックを非反転端子に、前記外部反転クロックを反転端子に受け取って、前記外部クロックと同極性である同極性クロックを出力するための第1入力バッファと、
前記外部反転クロックを非反転端子に、前記外部クロックを反転端子に受け取って、前記外部反転クロックと同極性である逆極性クロックを出力するための第2入力バッファとを含む
ことを特徴とするディレイロックループ。 - 請求項15に記載のディレイロックループにおいて、
前記マルチプレクサ制御部は、
前記第2位相感知器から順次に入力される複数個の論理状態値のうち複数個の論理状態値を出力値として取るための複数の決定器と、
前記外部クロックを計数し、前記複数の決定器の出力が前記マルチプレクサ制御部の出力として採択される時間分の計数値になるのを検出し、第1論理信号を出力させるための計数及び検出ロジック部と、
前記複数の決定器からの出力を入力とし、前記計数及び検出ロジックの出力をクロック信号として使用するDフリップフロップとを含む
ことを特徴とするディレイロックループ。 - 請求項22に記載のディレイロックループにおいて、
前記計数及び検出ロジック部は、
前記外部クロックを計数するためのカウンタと、
前記カウンタの出力値が変われば、ロックされた論理値を出力する検出ロジックと、
周期的にトグリングするクロック信号と前記検出ロジックの出力とを否定論理和するためのNORゲートと、
前記NORゲートの出力を反転させるためのインバータとを含む
ことを特徴とするディレイロックループ。
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