KR100424182B1 - 지터 특성을 개선한 지연 고정 루프 회로 - Google Patents

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Abstract

지터 특성을 개선하기 위한 신규한 구성을 갖는 지연 고정 루프 회로가 제공된다. 본 발명의 지연 고정 루프 회로는 먼저 입력 클록 신호를 수신하여 지연된 출력 클록 신호를 생성하는 지연 회로를 필요로 한다. 지연 회로는 소정의 최소 가변 지연량을 가지며, 출력 클록 신호는 지연 회로로 입력되는 지연 제어 신호에 따라 결정되는 지연량으로 입력 클록 신호에 대해 지연된 것이다. 또한 입력 클록 신호와 출력 클록 신호를 수신하여 입력 클록 신호를 제1 시간 만큼 지연시킨 신호의 위상이 출력 클록 신호의 위상보다 앞서는 경우에는 위상 당김 신호를 생성하고, 입력 클록 신호의 위상이 출력 클록 신호를 제2 시간 만큼 지연시킨 신호의 위상보다 늦는 경우에는 위상 밀침 신호를 생성하는 위상 판별 블록을 필요로 한다. 또한 위상 판별 블록으로부터 위상 당김 신호가 수신되면 지연 회로로 하여금 지연량을 줄이도록 하고, 위상 밀침 신호가 수신되면 지연량을 늘리도록 하는 지연 제어 신호를 생성하는 지연 제어 회로를 필요로 한다. 위상 판별 블록으로부터 위상 당김 신호 및 위상 밀침 신호 중 어느 신호도 수신되지 않으면 지연 제어 회로는 지연 회로의 지연량을 바꾸지 않는다.

Description

지터 특성을 개선한 지연 고정 루프 회로{A DELAY LOCKED LOOP CIRCUIT WITH AN IMPROVED JITTER PERFORMANCE}
본 발명은 지터 특성을 개선한 지연 고정 루프 회로에 관한 것으로서, 특히 위상 혼합기를 이용하여 지터 특성을 개선한 지연 고정 루프 회로에 관한 것이다. 본 발명에 의한 지연 고정 루프 회로는 특히 반도체 메모리 장치에 적용 가능하나,지연 고정 루프 회로를 필요로 하는 모든 반도체 장치나 컴퓨터 시스템 등에 사용될 수 있다.
지연 고정 루프(delay locked loop : 이하, "DLL"이라고 함) 회로는 외부 클록과 데이터, 또는 외부 클록과 내부 클록 사이의 스큐(skew)를 보상하기 위한 클록 발생 장치이다. 도 1은 종래 DLL 회로의 일 예를 나타낸 블록도이다. 종래의 DLL 회로(100)에서 입력 버퍼(101)는 외부 클록 신호(exCLK) 또는 기준 클록 신호를 수신하여 내부 회로에 적합한 신호 레벨을 갖는 내부 클록 신호(inCLK)로 변환한다. 가변 지연 라인(103)은 이렇게 입력 버퍼(101)로부터 제공된 클록(inCLK)을 수신하여 소정 시간 지연시킴으로써 출력 클록 신호(dllCLK)를 생성한다. 위상 판별 회로(105)는 이렇게 생성된 출력 클록 신호(dllCLK)와 외부 클록 신호(exCLK)를 수신하여, 두 클록 신호 사이의 위상차를 검출함으로써 출력 클록 신호(dllCLK)가 외부 클록 신호(exCLK)보다 위상이 앞서는 경우에는 위상 밀침 신호(PUSH)를 생성하고, 반대로 출력 클록 신호(dllCLK)가 외부 클록 신호(exCLK)보다 위상이 늦는 경우에는 위상 당김 신호(PULL)를 생성한다. 도 1의 회로(100)는 출력 클록 신호(dllCLK)와 외부 클록 신호(exCLK)를 정렬시키기 위한 것이므로, 위상 판별 회로(105)는 출력 클록 신호(dllCLK)와 외부 클록 신호(exCLK) 사이의 위상차를 검출하여 위상 당김 신호(PULL) 또는 위상 밀침 신호(PUSH)를 생성하나, 위상 판별 회로(105)의 입력으로 내부 클록 신호(inCLK)와 출력 클록 신호(dllCLK)를 사용하는 등의 다양한 변형이 가능하다. 라인 제어 회로(107)는 위상 판별 회로(105)로부터 위상 밀침 신호(PUSH) 또는 위상 당김 신호(PULL)를 수신하여 가변 지연 라인(104)의 지연량을 제어하는 제어신호(CTRL)를 생성하고, 이를 가변 지연 라인(103)에 제공한다.
도 1에 도시된 DLL 회로(100)는 전술한 바와 같이 외부 클록 신호(exCLK)와 위상이 동일한 출력 클록 신호(dllCLK)를 얻기 위한 경우에 해당한다. 이는 가변 지연 라인(103)의 지연량을 적당히 조절함으로써 달성될 수 있다. 위상 판별 회로(105)는 외부 클록 신호(exCLK)와 출력 클록 신호(dllCLK) 사이의 위상을 비교하여 출력 클록 신호(dllCLK)의 위상이 느리다고 판단하면 위상 밀침 신호(PUSH)를 활성화시킨다. 위상 밀침 신호(PUSH)가 지연 라인 제어 회로(107)에 제공되면 지연 라인 제어 회로(107)는 이를 반영한 제어신호(CTRL)를 생성하여 가변 지연 라인(103)에서의 지연량이 조금 더해지도록 한다. 이런 식으로 조금씩 지연량을 늘려 가다 보면 결국 출력 클록 신호(dllCLK)의 위상이 외부 클록 신호(exCLK)의 위상에 근접해 갈 것이다. 반대로 출력 클록 신호(dllCLK)의 위상이 외부 클록 신호(exCLK)의 위상보다 늦게 되면 위상 판별 회로(105)는 위상 당김 신호(PULL)를 활성화시키고, 이는 지연 라인 제어 회로(107)를 통해 가변 지연 라인(103)에서의 지연량이 조금 감해지도록 하는 결과를 낳게 된다. 이상의 과정을 통해 출력 클록 신호(dllCLK)의 위상은 외부 클록 신호(exCLK)의 위상에 맞추어지게 된다. 이 때, 출력 클록 신호(dllCLK)의 위상은 외부 클록 신호(exCLK)의 위상을 중심으로 적어도 위상 밀침 신호(PUSH)나 위상 당김 신호(PULL)에 의해 가감되는 최소 가변 지연량(이하, 편의상 "단위 지연량"이라고 함)만큼은 흔들리게 된다.
DLL은 여러 성능 지표를 가지는데, 그 중 중요한 하나가 지터(jitter) 특성이다. 지터란 DLL 출력 신호의 위상이 미세하게 왔다 갔다 하면서 흔들리는 양을 의미하는데, 이 값이 작을수록 우수한 DLL이다. 지터 특성에 영향을 미치는 요소 중에는 위상 판별 회로의 오차와 가변 지연 라인의 단위 지연량(unit delay)이 포함된다. 지금까지는 주로 이들 각각의 값을 개선함으로써 지터 특성을 향상시키는 방법을 사용하여 왔다. 도 2는 도 1의 회로의 지터 특성을 도시한 도면이다. 기준 신호의 위상을 0이라고 했을 때, 도 1의 지연 고정 루프 회로(100)의 출력 신호의 위상은 우선 적어도 위상 판별 회로(105)에 의한 오차 만큼은 흔들릴 수밖에 없다. 위상 판별 회로(105)의 최대 오차를 ΔPD라고 했을 때, 위상 판별 회로(105)에 의한 오차 영역인 지터 윈도우 JW(jitter window)는 다음 수학식 1과 같이 표현되며, 도 2(a), (b)에서 ΦP로 표시된 부분에 해당한다.
여기에 신호(PUSH, PULL)에 의해 가감되는 단위 지연량(tUD) 만큼 지터가 커지는데, 신호(PUSH)에 의해서는 도 2(a)에 도시되어 있는 바와 같이 오른쪽으로 단위 지연량(tUD) 만큼 커지고, 이 때의 지터 윈도우는 다음 수학식 2와 표현된다. 또한 신호(PULL)에 의해서는 도 2(b)에 도시되어 있는 바와 같이 왼쪽으로 단위 지연량(tUD) 만큼 커지고, 이 때의 지터 윈도우는 다음 수학식 3과 표현된다. 따라서 최종적으로 지터 윈도우는 수학식 2와 수학식 3의 합집합이 되므로 수학식 4와 같이표현된다. 그리고 최대 위상 에러 φMAX는 다음 수학식 5와 같이 표현된다.
위 식으로부터 ΔPD, tUD를 각각 줄임으로써 지터 및 최대 위상 에러를 줄일 수 있음을 알 수 있다. 하지만 도 2(a)와 도 2(b)를 보면 다른 방법으로도 개선할 수 있음을 알 수 있다. 즉 도 2(a)와 도 2(b)의 지터 윈도우가 서로 어긋나 있으므로 이 둘이 더욱 겹쳐지도록 하면 그 만큼 지터를 줄일 수 있게 된다. 이러한 점을 이용하여 지터 특성을 개선하기 위한 종래 지연 고정 루프 회로의 블록도가 도 3에 도시되어 있다. 지연 고정 루프 회로(300)는 도 3에 도시되어 있는 바와 같이, 2개의 위상 판별 회로(301, 303)와 지연 소자(305)를 특징적인 구성요소로 한다. 또한 위상 판별 회로(303)의 입력 신호 단자(IN)로 제공되는 클록 신호가 지연소자(305)를 경유하는 점에 특징이 있다. 이후의 설명에서는 신호(PUSH) 또는 신호(PULL)의 논리값들은 활성화되면 논리 하이(logic high)로 되고, 그렇지 않으면 논리 로우(logic low)로 된다고 가정한다. 또한 하나의 위상 판별 회로의 출력인 신호(PUSH)나 신호(PULL)는 동시에 둘 다 하이로 될 수는 없다. 반드시 둘 중 하나의 판단만 내려지게 된다.
도 3에 도시되어 있는 바와 같이, 기준 클록 신호(REF)는 두 위상 판별 회로(301, 303)에서 동일하게 기준 신호 단자(REF)로 바로 제공된다. 그러나 입력 클록 신호(IN)는 위상 판별 회로(301)에서는 입력 신호 단자(IN)로 바로 제공되나, 위상 판별 회로(303)에서는 지연 소자(305)를 경유하여 tD만큼 지연시킨 신호(IN')를 입력 신호 단자(IN)로 제공된다. 따라서 위상 판별 회로(301)의 입력 신호 단자(IN)로 제공되는 신호와 위상 판별 회로(303)의 입력 신호 단자(IN')로 제공되는 신호 사이에는 tD만큼의 시간차가 있다. 지연 고정 루프 회로(300)의 위상 밀침 신호(PUSH)는 AND 게이트(307)를 이용하여 위상 판별 회로(301)의 위상 밀침 신호(PUSH1)와 위상 판별 회로(303)의 위상 밀침 신호(PUSH2) 대해 논리곱 연산을 수행한 결과이다. 그리고 지연 고정 루프 회로(300)의 위상 당김 신호(PULL)는 AND 게이트(309)를 이용하여 위상 판별 회로(301)의 위상 밀침 신호(PULL1)와 위상 판별 회로(303)의 위상 밀침 신호(PULL2) 대해 논리곱 연산을 수행한 결과이다.
이하, 도 4를 참조하여 도 3의 회로의 동작 원리를 설명한다. 설명의 편의를 위해 위상 판별 회로에서의 오차를 무시하도록 하자. 도 4의 각 도면으로부터 알수 있는 바와 같이, 신호(IN')의 위상은 신호(IN)에 비해 tD만큼 더해져 있다. 먼저 도 4(a)의 경우 입력 신호(IN, IN') 모두 기준 신호(REF) 보다 위상이 빠르므로 2개의 위상 판별 회로(301, 303)는 모두 PUSH 판단을 할 것이다. 즉, PUSH1=하이, PULL1=로우, 그리고 PUSH2=하이, PULL2=로우가 되므로 최종 판단은 PUSH가 활성화된다. 도 4(b)의 경우에는 입력 신호(IN)는 기준 신호(REF)보다 빠르나, 입력 신호(IN')는 기준 신호(REF)보다 느리므로, 위상 판별 회로(301)는 PUSH 판단을 하게 되고 위상 판별 회로(303)는 PULL 판단을 하게 된다. 즉, PUSH1=하이, PULL1=로우가 되며, PUSH1=로우, PULL2=하이가 되므로 최종 판단은 PUSH=PULL=로우가 되어 어떤 판정도 이뤄지지 않는다. 따라서 지연 라인에서의 지연 변화도 일어나지 않는다. 이런 상태가 로킹(locking)된 상태가 될 것이다. 끝으로 도 4(c)의 경우에는 입력 신호(IN, IN') 모두가 기준 신호(REF)보다 위상이 느리므로 두 위상 판별 회로(301, 303)는 모두 PULL 판정을 하고, 따라서 최종 판단도 PULL이 된다. 요약하면, 두 위상 판별 회로(301, 303)의 결과가 같으면 그 판단에 따르고, 두 위상 판별 회로(301, 303)의 결과가 서로 다르면 그 때는 로킹이 잘 된 상태로 간주하여 지연 라인에서의 지연 변화가 일어나지 않도록 하는 것이다.
이 방식에 의한 지터 특성을 도 5에 도시하였다. 도 2와 언뜻 비슷해 보이지만, 도 3의 회로(300)는 도 5(a)에 도시되어 있는 바와 같이, PUSH에 의한 지터 윈도우를 tD만큼 왼쪽으로 옮기는 효과가 있어서, 이 때의 지터 윈도우는 다음 수학식 6과 같이 바뀐다. 도 5(b)의 경우에는 도 2(b)의 경우와 동일하여 다음 수학식7과 같이 표현된다. 즉 전술한 바와 같이 서로 어긋나 있는 도 5(a)의 지터 윈도우와 도 5(b)의 지터 윈도우 중에서, 도 5(a)의 지터 윈도우를 왼쪽으로 밀쳐서 정확히 도 5(b)의 지터 윈도우와 일치시킨다면 최종적인 지터 윈도우는 도 5(c)와 같이 되며, 다음 수학식 8과 같이 표현된다. 이를 위한 조건은 tD= tUD가 되게 하는 것이다. 수학식 8은 수학식 4에 비해 지터 윈도우가 tUD만큼 감소했음을 보여 준다.
그러나 지연 고정 루프 회로(300)는 그 지터 윈도우가 도 5(c)에 도시되어 있는 바와 같이, 기준 신호에 대해 대칭적이지 않다는 문제점이 있다. 지터 윈도우가 도 5(c)에 도시된 바와 같다면, 입력 신호(도 1의 회로에서는 dllCLK)가 기준 신호(도 1의 회로에서는 exCLK) 보다 위상이 늦는 경우는 입력 신호가 기준 신호 보다 위상이 빠른 경우에 비해 상대적으로 지터 특성이 열악하다. 또한 지연 고정 루프 회로(300)에서 지터 윈도우는 감소했지만, 최대 위상 에러는 φMAX= -(ΔPD+tUD) 로서 여전히 그 크기가 줄지 않았다.
본 발명은 위상 판별 회로의 오차와 가변 지연 라인의 단위 지연량 각각을 감소시키는 방법이 아닌 다른 방법으로 지터 특성을 개선한 지연 고정 루프 회로를 제공하는 것을 일 목적으로 한다.
또한 본 발명은 기준 신호에 대해 대칭적인 지터 윈도우를 갖는 지연 고정 루프 회로를 제공하는 것을 다른 목적으로 한다.
또한 본 발명은 개선된 최대 위상 에러를 갖는 지연 고정 루프 회로를 제공하는 것을 또 다른 목적으로 한다.
또한 본 발명은 지터 특성을 개선하면서도 간단한 구성을 갖는 지연 고정 루프 회로를 제공하는 것을 또 다른 목적으로 한다.
도 1은 출력 클록 신호를 외부 클록 신호와 정렬시키는 종래 지연 고정 루프 회로의 블록도.
도 2는 도 1의 회로의 지터 특성을 도시한 도면.
도 3은 지터 특성을 개선하기 위한 종래 지연 고정 루프 회로의 블록도.
도 4는 도 3의 회로의 동작 원리를 설명하는 도면.
도 5는 도 3의 회로의 지터 특성을 도시하는 도면.
도 6은 본 발명의 일 실시예에 의한 지연 고정 루프 회로의 블록도.
도 7은 도 6의 회로의 동작 원리를 설명하는 도면.
도 8은 도 6의 회로의 지터 특성을 도시하는 도면.
이 목적을 달성하기 위해 이루어진 본 발명의 일 특징에 의하면, 지터 특성을 개선하기 위한 신규한 구성을 갖는 지연 고정 루프 회로가 제공된다. 본 특징의 지연 고정 루프 회로는 먼저 입력 클록 신호를 수신하여 지연된 출력 클록 신호를 생성하는 지연 회로를 필요로 한다. 지연 회로는 소정의 최소 가변 지연량을 가지며, 출력 클록 신호는 지연 회로로 입력되는 지연 제어 신호(a delay control signal)에 따라 결정되는 지연량으로 입력 클록 신호에 대해 지연된 것이다. 또한 입력 클록 신호와 출력 클록 신호를 수신하여 입력 클록 신호를 제1 시간 만큼 지연시킨 신호의 위상이 출력 클록 신호의 위상보다 앞서는 경우에는 위상 당김신호(phase pull signal)를 생성하고, 입력 클록 신호의 위상이 출력 클록 신호를 제2 시간 만큼 지연시킨 신호의 위상보다 늦는 경우에는 위상 밀침 신호(phase push signal)를 생성하는 위상 판별 블록을 필요로 한다. 또한 위상 판별 블록으로부터 위상 당김 신호가 수신되면 지연 회로로 하여금 지연량을 줄이도록 하고, 위상 밀침 신호가 수신되면 지연량을 늘리도록 하는 지연 제어 신호를 생성하는 지연 제어 회로를 필요로 한다. 위상 판별 블록으로부터 위상 당김 신호 및 위상 밀침 신호 중 어느 신호도 수신되지 않으면 지연 제어 회로는 지연 회로의 지연량을 바꾸지 않는다. 이러한 구성적 특징을 갖는 본 발명의 지연 고정 루프 회로에 의하면 지연 회로의 최소 가변 지연량을 그대로 유지하면서도 지터 특성을 개선시킬 수 있다. 또한 기준 신호에 대해 대칭적인 지터 윈도우를 얻는 것이 가능할 뿐만 아니라, 최대 위상 에러를 낮출 수 있다. 또한 이러한 특징을 갖도록 지연 고정 루프 회로를 구현하면 간단한 구성으로도 지연 고정 루프 회로를 제공할 수 있다는 이점이 있다.
위상 판별 블록은 입력 클록 신호를 수신하여 제1 시간 만큼 지연시킨 지연된 입력 클록 신호를 생성하는 제1 지연부와, 출력 클록 신호를 수신하여 제2 시간 만큼 지연시킨 지연된 출력 클록 신호를 생성하는 제2 지연부와, 지연된 입력 클록 신호와 출력 클록 신호를 수신하여 지연된 입력 클록 신호의 위상이 출력 클록 신호의 위상보다 앞서는 경우에는 위상 당김 신호(phase pull signal)를 생성하는 제1 위상 판별부와, 입력 클록 신호와 지연된 출력 클록 신호를 수신하여 입력 클록 신호의 위상이 지연된 출력 클록 신호의 위상보다는 늦는 경우에는 위상 밀침신호를 생성하는 제2 위상 판별부를 포함하여 만들어지는 것이 바람직하다. 이로써 최소한의 구성요소만으로도 위상 판별 블록을 구성할 수 있게 된다.
또한 위상 판별 블록은 입력 클록 신호를 수신하여 제1 시간 만큼 지연시킨 지연된 입력 클록 신호를 생성하는 제1 지연부와, 출력 클록 신호를 수신하여 제2 시간 만큼 지연시킨 지연된 출력 클록 신호를 생성하는 제2 지연부와, 지연된 입력 클록 신호와 출력 클록 신호를 수신하여 지연된 입력 클록 신호의 위상이 출력 클록 신호의 위상보다 앞서는 경우에는 제1 위상 당김 신호(a first phase pull signal)를 생성하고, 지연된 입력 클록 신호의 위상이 상기 출력 클록 신호의 위상보다 늦는 경우에는 제1 위상 밀침 신호(a first phase push signal)를 생성하는 제1 위상 판별부와, 입력 클록 신호와 지연된 출력 클록 신호를 수신하여 입력 클록 신호의 위상이 지연된 출력 클록 신호의 위상보다 앞서는 경우에는 제2 위상 당김 신호(a second phase pull signal)를 생성하고, 입력 클록 신호의 위상이 지연된 출력 클록 신호의 위상보다 늦는 경우에는 제2 위상 밀침 신호(a second phase push signal)를 생성하는 제2 위상 판별부와, 입력 클록 신호와 출력 클록 신호를 수신하여 입력 클록 신호의 위상이 출력 클록 신호의 위상보다 앞서는 경우에는 제3 위상 당김 신호(a third phase pull signal)를 생성하고, 입력 클록 신호의 위상이 출력 클록 신호의 위상보다 늦는 경우에는 제3 위상 밀침 신호(a third phase push signal)를 생성하는 제3 위상 판별부와, 제1 내지 제3 위상 당김 신호를 논리곱 하여 위상 당김 신호를 생성하는 제1 논리곱 수단과, 제1 내지 제3 위상 밀침 신호를 논리곱 하여 위상 밀침 신호를 생성하는 제2 논리곱 수단으로도 구성될 수있다.
제1 시간은 실질적으로 지연 회로의 최소 가변 지연량의 1/2인 것이 바람직하다. 또한 제2 시간도 실질적으로 지연 회로의 최소 가변 지연량의 1/2인 것이 바람직하다. 제1 시간과 제2 시간이 동일하게 최소 가변 지연량의 1/2일 때, PUSH 경우의 지터 윈도우와 PULL 경우의 지터 윈도우가 가장 잘 겹쳐지며 기준 신호에 비해 최종적인 지터 윈도우가 대칭적으로 되므로 최적의 지터 특성을 갖게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 또는 신호를 가리킬 목적으로 사용된다.
도 6은 본 발명의 일 실시예에 의한 지연 고정 루프 회로의 블록도이다. 지연 고정 루프 회로(600)는 도 6에 도시되어 있는 바와 같이, 2개의 위상 판별 회로(601, 603)와 2개의 지연 소자(605, 607)와 2개의 AND 게이트(608, 609)로 구성된다. 도 3에 도시된 지연 고정 루프 회로(300)에 비해 기준 신호(REF)를 지연시키는 지연 소자(605가 더 부가된다.
지연 소자(605)는 기준 신호(REF)를 tD만큼 지연시켜 신호(REF')를 생성하고, 이를 위상 판별 회로(601)의 기준 신호 단자(REF)로 제공한다. 위상 판별 회로(603)의 경우 기준 신호(REF)는 바로 기준 신호 단자(REF)로 제공된다. 지연 소자(607)는 입력 신호(IN)를 tD만큼 지연시켜 신호(IN')를 생성하고, 이를 위상 판별 회로(603)의 입력 신호 단자(IN)로 제공한다. 위상 판별 회로(601)의 경우 입력 신호(IN)는 여하한 지연 소자를 거치지 않고 바로 입력 신호 단자(IN)로 제공된다. 그리고 지연 고정 루프 회로(600)의 신호(PULL)는 위상 판별 회로(601)의 출력(PULL1)과 위상 판별 회로(603)의 출력(PULL1)에 대한 AND 게이트(609)에서의 AND 연산으로 생성된다. 지연 고정 루프 회로(600)의 신호(PUSH)는 위상 판별 회로(601)의 출력(PUSH1)과 위상 판별 회로(603)의 출력(PUSH1)에 대한 AND 게이트(608)에서의 AND 연산으로 생성된다. 그러나 신호(PULL)로는 위상 판별 회로(601)의 출력(PULL1)이 여하한 논리 연산 없이 그대로 사용되고, 신호(PUSH)로는 위상 판별 회로(603)의 출력(PUSH2)이 여하한 논리 연산 없이 그대로 사용될 수 있다.
이하에서 도 7을 참조하여 도 6의 회로의 동작 원리를 설명한다. 도 7의 각 도면에서 신호(REF')는 신호(REF)에 비해 tD만큼 지연되어 있으며, 신호(IN')도 신호(IN)에 비해 tD만큼 지연되어 있음을 주목하라. 도 7(a)는 신호(IN, IN')가 모두 신호(REF, REF')에 비해 위상이 앞서는 경우이다. 이 경우 위상 판별 회로(601, 603)는 둘 다 PUSH 결정을 한다. 즉, PUSH1=하이, PULL1=로우가 되고, PUSH2=하이, PULL2=로우가 되므로 지연 고정 루프 회로(600)의 출력(PUSH)은 PUSH2와 같이 하이로 되고, 출력(PULL)은 PULL1과 같이 로우로 된다. 따라서 지연 고정 루프 회로(600)는 최종적으로 PUSH 결정을 하게 된다.
도 7(b)는 신호(IN)가 신호(REF, REF')에 비해 위상이 앞서고, 신호(IN')가 신호(REF)에 비해서는 위상이 늦으나 신호(REF')에 비해서는 위상이 앞서는 경우이다. 이 경우 위상 판별 회로(601)는 신호(IN)와 신호(REF')를 비교하여 PUSH 결정을 하고, 위상 판별 회로(603)는 신호(IN')과 신호(REF)를 비교하여 PULL 결정을 한다. 즉, PUSH1=하이, PULL1=로우가 되고, PUSH2=로우, PULL2=하이가 되므로 지연 고정 루프 회로(600)의 출력(PUSH)은 PUSH2와 같이 로우로 되고, 출력(PULL)은 PULL1과 같이 로우로 된다. 지연 고정 루프 회로(600)의 어느 출력도 하이가 아니므로 지연 고정 루프 회로(600)는 최종적으로 아무런 결정도 내리지 않게 된다.
도 7(c)는 신호(IN)가 신호(REF)에 비해서는 위상이 느리나 신호(REF')에 비해서는 위상이 앞서고, 신호(IN')가 신호(REF, REF')에 비해서 위상이 늦는 경우이다. 이 경우 위상 판별 회로(601)는 신호(IN)와 신호(REF')를 비교하여 PUSH 결정을 하고, 위상 판별 회로(603)는 신호(IN')과 신호(REF)를 비교하여 PULL 결정을 한다. 따라서 도 7(b)의 경우와 같이 지연 고정 루프 회로(600)는 최종적으로 아무런 결정도 내리지 않게 된다.
도 7(d)는 신호(IN, IN')가 모두 신호(REF, REF')에 비해 위상이 늦는 경우이다. 이 경우 위상 판별 회로(601, 603)는 둘 다 PULL 결정을 한다. 즉, PUSH1=로우, PULL1=하이가 되고, PUSH2=로우, PULL2=하이가 되므로 지연 고정 루프 회로(600)의 출력(PUSH)은 PUSH2와 같이 로우로 되고, 출력(PULL)은 PULL1과 같이 하이로 된다. 따라서 지연 고정 루프 회로(600)는 최종적으로 PULL 결정을 하게 된다.
도 8은 도 6의 회로의 지터 특성을 도시하는 도면으로서, 도 8(a)는 PUSH 경우의 지터 윈도우이고, 도 8(b)는 PULL 경우의 지터 윈도우이며, 도 8(c)는 최종적인 지터 윈도우이다. 도 8에서 φP는 도 2에서와 같이 위상 판별 회로에서의 오차에 의한 것이다. 도 8(a)를 참조하여, PUSH의 경우 오른쪽으로 지연 회로에서의 단위 지연량(tUD) 만큼 지터 윈도우가 확장된다. 그리고 도 6의 회로(600)의 출력(PUSH)은 위상 판별 회로(603)에 의해 생성되고, 위상 판별 회로(603)에서 입력 신호(IN)는 tD만큼 지연된 후 기준 신호(REF)와 위상이 비교되므로 지터 윈도우는 왼쪽으로 tD만큼 밀쳐지게 된다. 따라서 PUSH의 경우 지터 윈도우는 수학식 9와 같이 표현된다. 반대로 PULL의 경우 도 8(b)에 도시되어 있는 바와 같이, 왼쪽으로 지연 회로에서의 단위 지연량(tUD) 만큼 지터 윈도우가 확장된다. 그리고 도 6의 회로(600)의 출력(PULL)은 위상 판별 회로(601)에 의해 생성되고, 위상 판별 회로(601)에서 기준 신호(REF)는 tD만큼 지연된 후 입력 신호(IN)와 위상이 비교되므로 지터 윈도우는 오른쪽으로 tD만큼 밀쳐지게 된다. 따라서 PULL의 경우 지터 윈도우는 수학식 10과 같이 표현된다. 도 8(a)와 도 8(b)로부터 tD가 tUD/2 일 때 최종적인 지터 윈도우가 최적이 됨을 쉽게 알 수 있다. 도 8(c)는 tD가 tUD/2 일 때의 최종적인 지터 윈도우를 도시하고 있다. 이 때의 최종 윈도우는 다음 수학식 11과 같이 표현되며, 이 때의 최대 위상 에러 φMAX3은 다음 수학식 12와 같이 표현된다.
수학식 12로부터 알 수 있는 바와 같이, 본 실시예에 의한 지연 고정 루프 회로(600)는 도 3에 도시된 종래의 지연 고정 루프 회로(300)에 비해 최대 위상 에러가 tUD/2 만큼 작다.
본 발명은 그 정신 또는 주요한 특징으로부터 벗어나는 일없이 여러 가지 다른 형태로 실시할 수 있다. 따라서 전술한 실시예는 모든 점에서 단순한 예시에 지나지 않으며, 한정적으로 해석되어서는 안 된다. 본 발명의 범위는 전술한 실시예가 아닌 특허청구범위에 의해 정해진다. 그리고 특허청구범위의 균등 범위에 속하는 변형이나 변경은 모두 본 발명의 범위 내의 것이다.
이상에서 설명한 바와 같이, 본 발명은 2개의 위상 판별 회로와 2개의 지연 소자를 사용하여, PUSH 경우의 지터 윈도우와 PULL 경우의 지터 윈도우가 잘 겹쳐지도록 함으로써, 주어진 위상 판별 회로와 지연 회로로 구성된 지연 고정 루프 회로의 최종적인 지터 특성과 최대 위상 오차를 개선할 수 있는 이점이 있다. 또한 간단한 구성으로써 기준 신호에 대해 대칭적인 지터 특성을 갖으며, 상대적으로 간단한 구성을 갖는 지연 고정 루프 회로를 제공할 수 있다.

Claims (18)

  1. 지터 특성을 개선한 지연 고정 루프 회로에 있어서,
    입력 클록 신호를 수신하여 지연된 출력 클록 신호를 생성하는 지연 회로―여기서, 상기 지연 회로는 소정의 최소 가변 지연량을 가지며, 상기 출력 클록 신호는 상기 지연 회로로 입력되는 지연 제어 신호(a delay control signal)에 따라 결정되는 지연량으로 상기 입력 클록 신호에 대해 지연된 것임―와,
    상기 입력 클록 신호와 상기 출력 클록 신호를 수신하여 상기 입력 클록 신호를 제1 시간 만큼 지연시킨 신호의 위상이 상기 출력 클록 신호의 위상보다 앞서는 경우에는 위상 당김 신호(phase pull signal)를 생성하고, 상기 입력 클록 신호의 위상이 상기 출력 클록 신호를 제2 시간 만큼 지연시킨 신호의 위상보다 늦는 경우에는 위상 밀침 신호(phase push signal)를 생성하는 위상 판별 블록과,
    상기 위상 판별 블록으로부터 상기 위상 당김 신호가 수신되면 상기 지연 회로로 하여금 상기 지연량을 줄이도록 하고, 상기 위상 밀침 신호가 수신되면 상기 지연량을 늘리도록 하는 상기 지연 제어 신호를 생성하는 지연 제어 회로를 구비하며,
    상기 위상 판별 블록으로부터 상기 위상 당김 신호 및 위상 밀침 신호 중 어느 신호도 수신되지 않으면 상기 지연 제어 회로는 상기 지연 회로의 지연량을 바꾸지 않는 것을 특징으로 하는 지연 고정 루프 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 위상 판별 블록은
    상기 입력 클록 신호를 수신하여 상기 제1 시간 만큼 지연시킨 상기 지연된 입력 클록 신호를 생성하는 제1 지연부와,
    상기 출력 클록 신호를 수신하여 상기 제2 시간 만큼 지연시킨 상기 지연된 출력 클록 신호를 생성하는 제2 지연부와,
    상기 지연된 입력 클록 신호와 상기 출력 클록 신호를 수신하여 상기 지연된 입력 클록 신호의 위상이 상기 출력 클록 신호의 위상보다 앞서는 경우에는 상기 위상 당김 신호(phase pull signal)를 생성하는 제1 위상 판별부와,
    상기 입력 클록 신호와 상기 지연된 출력 클록 신호를 수신하여 상기 입력 클록 신호의 위상이 상기 지연된 출력 클록 신호의 위상보다는 늦는 경우에는 상기 위상 밀침 신호를 생성하는 제2 위상 판별부를
    포함하는 것을 특징으로 하는 지연 고정 루프 회로.
  4. 제1항에 있어서,
    상기 위상 판별 블록은
    상기 입력 클록 신호를 수신하여 상기 제1 시간 만큼 지연시킨 상기 지연된 입력 클록 신호를 생성하는 제1 지연부와,
    상기 출력 클록 신호를 수신하여 상기 제2 시간 만큼 지연시킨 상기 지연된 출력 클록 신호를 생성하는 제2 지연부와,
    상기 지연된 입력 클록 신호와 상기 출력 클록 신호를 수신하여 상기 지연된 입력 클록 신호의 위상이 상기 출력 클록 신호의 위상보다 앞서는 경우에는 제1 위상 당김 신호(a first phase pull signal)를 생성하고, 상기 지연된 입력 클록 신호의 위상이 상기 출력 클록 신호의 위상보다 늦는 경우에는 제1 위상 밀침 신호(a first phase push signal)를 생성하는 제1 위상 판별부와,
    상기 입력 클록 신호와 상기 지연된 출력 클록 신호를 수신하여 상기 입력 클록 신호의 위상이 상기 지연된 출력 클록 신호의 위상보다 앞서는 경우에는 제2 위상 당김 신호(a second phase pull signal)를 생성하고, 상기 입력 클록 신호의 위상이 상기 지연된 출력 클록 신호의 위상보다 늦는 경우에는 제2 위상 밀침 신호(a second phase push signal)를 생성하는 제2 위상 판별부와,
    상기 입력 클록 신호와 상기 출력 클록 신호를 수신하여 상기 입력 클록 신호의 위상이 상기 출력 클록 신호의 위상보다 앞서는 경우에는 제3 위상 당김 신호(a third phase pull signal)를 생성하고, 상기 입력 클록 신호의 위상이 상기 출력 클록 신호의 위상보다 늦는 경우에는 제3 위상 밀침 신호(a third phase push signal)를 생성하는 제3 위상 판별부와,
    상기 제1 내지 제3 위상 당김 신호를 논리곱 하여 상기 위상 당김 신호를 생성하는 제1 논리곱 수단과,
    상기 제1 내지 제3 위상 밀침 신호를 논리곱 하여 상기 위상 밀침 신호를 생성하는 제2 논리곱 수단을
    포함하는 것을 특징으로 하는 지연 고정 루프 회로.
  5. 제1항에 있어서,
    상기 제1 시간은 실질적으로 상기 최소 가변 지연량의 1/2인 것을 특징으로 하는 지연 고정 루프 회로.
  6. 제1항에 있어서,
    상기 제2 시간은 실질적으로 상기 최소 가변 지연량의 1/2인 것을 특징으로 하는 지연 고정 루프 회로.
  7. 제1항에 있어서,
    상기 제1 시간 및 제2 시간은 실질적으로 상기 최소 가변 지연량의 1/2인 것을 특징으로 하는 지연 고정 루프 회로.
  8. 제1항에 있어서,
    외부 클록 신호를 수신하여 버퍼링된 클록 신호를 생성하는 클록 버퍼를 더 구비하며,
    상기 지연 회로에는 상기 버퍼링된 클록 신호가 제공되고, 상기 위상 판별 블록에는 상기 외부 클록 신호가 제공되는 것을 특징으로 하는 지연 고정 루프 회로.
  9. 지터 특성을 개선한 지연 고정 루프 회로에 있어서,
    외부 클록 신호를 수신하여 버퍼링된 입력 클록 신호를 생성하는 클록 버퍼와,
    상기 입력 클록 신호를 수신하여 지연된 출력 클록 신호를 생성하는 지연 회로―여기서, 상기 지연 회로는 소정의 최소 가변 지연량을 가지며, 상기 출력 클록 신호는 상기 지연 회로로 입력되는 지연 제어 신호(a delay control signal)에 따라 결정되는 지연량으로 상기 입력 클록 신호에 대해 지연된 것임―와,
    상기 외부 클록 신호와 상기 출력 클록 신호를 수신하여 상기 외부 클록 신호를 제1 시간 만큼 지연시킨 신호의 위상이 상기 출력 클록 신호의 위상보다 앞서는 경우에는 위상 당김 신호(phase pull signal)를 생성하고, 상기 외부 클록 신호의 위상이 상기 출력 클록 신호를 제2 시간 만큼 지연시킨 신호의 위상보다 늦는 경우에는 위상 밀침 신호(phase push signal)를 생성하는 위상 판별 블록과,
    상기 위상 판별 블록으로부터 상기 위상 당김 신호가 수신되면 상기 지연 회로로 하여금 상기 지연량을 줄이도록 하고, 상기 위상 밀침 신호가 수신되면 상기 지연량을 늘리도록 하는 상기 지연 제어 신호를 생성하는 지연 제어 회로를
    구비하며,
    상기 위상 판별 블록은
    상기 외부 클록 신호를 수신하여 상기 제1 시간 만큼 지연시킨 상기 지연된외부 클록 신호를 생성하는 제1 지연부와,
    상기 출력 클록 신호를 수신하여 상기 제2 시간 만큼 지연시킨 상기 지연된 출력 클록 신호를 생성하는 제2 지연부와,
    상기 지연된 외부 클록 신호와 상기 출력 클록 신호를 수신하여 상기 지연된 외부 클록 신호의 위상이 상기 출력 클록 신호의 위상보다 앞서는 경우에는 상기 위상 당김 신호(phase pull signal)를 생성하는 제1 위상 판별부와,
    상기 외부 클록 신호와 상기 지연된 출력 클록 신호를 수신하여 상기 외부 클록 신호의 위상이 상기 지연된 출력 클록 신호의 위상보다는 늦는 경우에는 상기 위상 밀침 신호를 생성하는 제2 위상 판별부를
    포함하는 것을 특징으로 하는 지연 고정 루프 회로.
  10. 제9항에 있어서,
    상기 위상 판별 블록으로부터 상기 위상 당김 신호 및 위상 밀침 신호 중 어느 신호도 수신되지 않으면 상기 지연 제어 회로는 상기 지연 회로의 지연량을 바꾸지 않는 것을 특징으로 하는 지연 고정 루프 회로.
  11. 제9항에 있어서,
    상기 제1 시간은 실질적으로 상기 최소 가변 지연량의 1/2인 것을 특징으로 하는 지연 고정 루프 회로.
  12. 제9항에 있어서,
    상기 제2 시간은 실질적으로 상기 최소 가변 지연량의 1/2인 것을 특징으로 하는 지연 고정 루프 회로.
  13. 제9항에 있어서,
    상기 제1 시간 및 제2 시간은 실질적으로 상기 최소 가변 지연량의 1/2인 것을 특징으로 하는 지연 고정 루프 회로.
  14. 지터 특성을 개선한 지연 고정 루프 회로에 있어서,
    외부 클록 신호를 수신하여 버퍼링된 입력 클록 신호를 생성하는 클록 버퍼와,
    상기 입력 클록 신호를 수신하여 지연된 출력 클록 신호를 생성하는 지연 회로―여기서, 상기 지연 회로는 소정의 최소 가변 지연량을 가지며, 상기 출력 클록 신호는 상기 지연 회로로 입력되는 지연 제어 신호(a delay control signal)에 따라 결정되는 지연량으로 상기 입력 클록 신호에 대해 지연된 것임―와,
    상기 외부 클록 신호와 상기 출력 클록 신호를 수신하여 상기 외부 클록 신호를 제1 시간 만큼 지연시킨 신호의 위상이 상기 출력 클록 신호의 위상보다 앞서는 경우에는 위상 당김 신호(phase pull signal)를 생성하고, 상기 외부 클록 신호의 위상이 상기 출력 클록 신호를 제2 시간 만큼 지연시킨 신호의 위상보다 늦는 경우에는 위상 밀침 신호(phase push signal)를 생성하는 위상 판별 블록과,
    상기 위상 판별 블록으로부터 상기 위상 당김 신호가 수신되면 상기 지연 회로로 하여금 상기 지연량을 줄이도록 하고, 상기 위상 밀침 신호가 수신되면 상기 지연량을 늘리도록 하는 상기 지연 제어 신호를 생성하는 지연 제어 회로를
    구비하며,
    상기 위상 판별 블록은
    상기 외부 클록 신호를 수신하여 상기 제1 시간 만큼 지연시킨 상기 지연된 외부 클록 신호를 생성하는 제1 지연부와,
    상기 출력 클록 신호를 수신하여 상기 제2 시간 만큼 지연시킨 상기 지연된 출력 클록 신호를 생성하는 제2 지연부와,
    상기 지연된 외부 클록 신호와 상기 출력 클록 신호를 수신하여 상기 지연된 외부 클록 신호의 위상이 상기 출력 클록 신호의 위상보다 앞서는 경우에는 제1 위상 당김 신호(a first phase pull signal)를 생성하고, 상기 지연된 입력 클록 신호의 위상이 상기 출력 클록 신호의 위상보다 늦는 경우에는 제1 위상 밀침 신호(a first phase push signal)를 생성하는 제1 위상 판별부와,
    상기 외부 클록 신호와 상기 지연된 출력 클록 신호를 수신하여 상기 외부 클록 신호의 위상이 상기 지연된 출력 클록 신호의 위상보다 앞서는 경우에는 제2 위상 당김 신호(a second phase pull signal)를 생성하고, 상기 외부 클록 신호의 위상이 상기 지연된 출력 클록 신호의 위상보다 늦는 경우에는 제2 위상 밀침 신호(a second phase push signal)를 생성하는 제2 위상 판별부와,
    상기 외부 클록 신호와 상기 출력 클록 신호를 수신하여 상기 외부 클록 신호의 위상이 상기 출력 클록 신호의 위상보다 앞서는 경우에는 제3 위상 당김 신호(a third phase pull signal)를 생성하고, 상기 외부 클록 신호의 위상이 상기 출력 클록 신호의 위상보다 늦는 경우에는 제3 위상 밀침 신호(a third phase push signal)를 생성하는 제3 위상 판별부와,
    상기 제1 내지 제3 위상 당김 신호를 논리곱 하여 상기 위상 당김 신호를 생성하는 제1 논리곱 수단과,
    상기 제1 내지 제3 위상 밀침 신호를 논리곱 하여 상기 위상 밀침 신호를 생성하는 제2 논리곱 수단을
    포함하는 것을 특징으로 하는 지연 고정 루프 회로.
  15. 제14항에 있어서,
    상기 위상 판별 블록으로부터 상기 위상 당김 신호 및 위상 밀침 신호 중 어느 신호도 수신되지 않으면 상기 지연 제어 회로는 상기 지연 회로의 지연량을 바꾸지 않는 것을 특징으로 하는 지연 고정 루프 회로.
  16. 제14항에 있어서,
    상기 제1 시간은 실질적으로 상기 최소 가변 지연량의 1/2인 것을 특징으로 하는 지연 고정 루프 회로.
  17. 제14항에 있어서,
    상기 제2 시간은 실질적으로 상기 최소 가변 지연량의 1/2인 것을 특징으로 하는 지연 고정 루프 회로.
  18. 제14항에 있어서,
    상기 제1 시간 및 제2 시간은 실질적으로 상기 최소 가변 지연량의 1/2인 것을 특징으로 하는 지연 고정 루프 회로.
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