KR100295056B1

KR100295056B1 - 지연동기루프 및 방법

Info

Publication number: KR100295056B1
Application number: KR1019990002589A
Authority: KR
Inventors: 유창식; 이상보
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1999-01-27
Filing date: 1999-01-27
Publication date: 2001-07-12
Also published as: FR2788902A1; TW522651B; JP4034487B2; GB2346275B; DE10003454A1; US6625242B1; FR2788902B1; GB2346275A8; KR20000051886A; JP2000224030A; GB2346275A; GB0001904D0

Abstract

지연 동기 루프 및 방법이 개시된다. 지연 동기 루프는 기준 클락 신호에 대하여 동기하는 선행 클락 신호를 발생한다. 지연 동기 루프는 입력 버퍼, 가변 지연 회로, 지연 반영 회로, 위상 쉬프트, 지연 제어부, 위상 감지 펌프 및 위상 반전 제어부로 구성된다. 가변 지연 회로는 다수개의 지연단을 포함한다. 인에이블되는 지연단의 수는 카운팅 신호군에 의하여 제어된다. 위상 쉬프트는 궁극적으로는 선행 클락 신호를 발생시키는 가변 지연 회로의 출력 신호의 위상을 기준 클락 신호의 위상과 비교한다. 그리고 위상 쉬프트는 비교된 위상차가 π이상이면, 지연 클락 신호를 반전하여 선행 클락 신호를 발생한다. 비교된 위상차가 π이하이면, 지연 클락 신호가 비반전되어 선행 클락 신호로서 발생된다.

Description

지연 동기 루프 및 방법{Loop &method for delay-locking}

본 발명은 전자회로에 관한 것으로서, 특히 지연 동기 루프(Delay lock loop)로 알려진 것과 같은 형태의 전자회로와 이를 이용한 지연 동기 방법에 관한 것이다.

지연 동기 루프는 기준 클락 신호(reference clock signal)에 대하여 일정 위상의 쉬프트(shift)를 가지는 클락 신호를 제공하는 데 사용된다. 비록 지연 동기 루프 회로에 의하여 제공되는 클락 신호는 기준 클락에 대하여 지연되지만, 위상적으로는 기준 클락에 대하여 앞서는 경우가 많다. 그래서 본 명세서에서는, 설명의 편의상, 지연 동기 루프에 의하여 발생되는 신호를 선행 클락 신호(advanced clock signal)라고 부른다.

일반적으로 선행 클락 신호를 필요로 하는 상황은 복합 메모리 장치(MML: Merged Memory with Logic), 램버스 디램(RDRAM: Rambus DRAM), 더블 데이터 레이트 싱크로너스 디램(DDR: Double Data Rata Synchronous DRAM)과 같이, 비교적 높은 집적도를 가지는 집적(IC: integrated circuit) 회로에서 발생한다. 기준 클락 신호는 하나의 핀으로 입력되어 디바이스 전체에 분배된다. 입력 핀으로부터 비교적 멀리 떨어진 부분에 도달하는 기준 클락 신호는 입력핀에 바로 인접한 부분의 기준 클락 신호에 대하여 상당히 지연될 수 있다. 이러한 지연은 IC의 각부분 사이의 동기를 유지하는 것을 어렵게 한다.

이러한 문제점을 보상하기 위하여 지연 동기 루프 회로가 IC 상에 포함될 수 있다. 지연 동기 루프 회로는 전형적으로 기준 클락 신호를 입력하는 입력 핀에 가까이 위치한다. 이 지연 동기 루프 회로는 기준 클락 신호를 수신하고, 선행 클락 신호를 발생한다. 이 선행 클락 신호는 기준 클락 신호와 대체적으로 유사하다. 그러나 선행 클락 신호가 기준 클락 신호에 대하여 클락이 기준 클락 입력 핀에 비교적 가까이 있는 집적 회로의 부분들로부터 먼곳까지 도달하는데 요구되는 시간과 거의 동일한 양으로 위상이 앞서나간다. 기준 클락 신호는 기준 클락 신호의 입력 핀 가까이에서 계속하여 사용되는 반면에, 선행 기준 클락 신호는 원래의 기준 클락 신호에 정렬하여 위에서 언급한 IC의 더 멀리 떨어진 곳으로 전송된다. 이와 같은 방법으로 IC의 모든 부분에서 동기된 클락 신호가 수신되는데, 이 동기된 신호는 매우 빠른 속도에서도 IC의 동기된 작용을 동작시킨다.

도 1은 종래의 전형적인 지연 동기 루프의 개략적인 블락 다이어그램이다. 전형적인 지연 동기 루프 회로(10)는, 도 1에 도시된 바와 같이, 입력 버퍼(12), 가변 지연 회로(14), 위상 감지 펌프(16) 및 지연 반영 회로(18)로서 구성된다. 입력 버퍼(12)는 외부에서 입력되는 외부 클락 신호(ECLK1)를 버퍼링하여 기준 클락 신호(RCLK1)을 제공한다.

지연 동기 루프 회로는 전형적으로 기준 클락 신호(RCLK1)의 위상에 대하여 피드백 클락 신호(FCLK1)의 위상이 앞서거나 뒤질 때, 가변 지연 회로(14)에 의한 지연 시간을 조절하여 상기 피드백 클락 신호(FCLK1)의 위상과 상기 기준 클락 신호(RCLK1)의 위상이 일치시킨다.

그런데 종래의 지연 동기 루프를 구성하는 가변 지연 회로는, 일정한 수(n개)로 결정되어 있는 지연단을 가진다. 이와 같이 지연단의 수가 일정한 경우에는가변 지연 범위가 제한되므로, 동작 주파수 영역이 존재하게 된다. 즉, 동작 주파수 영역 보다 작은 주파수가 입력되는 경우에는, 가변 지연 회로의 지연은 더 이상 증가되지 못하게 되고, 피드백 신호가 외부 입력 신호보다 앞서는 방향으로 지터(jitter)가 발생하게 된다. 반대로, 동작 주파수 영역보다 큰 주파수가 입력되는 경우에는 가변 지연 회로의 지연을 더 이상 줄이지 못하여 피드백 신호가 외부 입력 신호보다 늦어지는 방향으로 지터가 발생한다. 그러므로 궁극적으로는 지연 동기 루프를 사용하는 MML 등에는 동작 주파수가 제한되는 문제점이 발생한다.

본 발명의 목적은 동작 주파수의 영역을 증가하는 지연 동기 루프를 제공하는 것이다.

본 발명의 다른 목적은 상기 지연 동기 루프를 이용하여 피드백 신호의 위상을 기준 클락 신호에 일치시키는 지연 동기 방법을 제공하는 것이다.

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 전형적인 지연 동기 루프의 개략적인 블락 다이어그램이다.

도 2는 본 발명의 일 실시예에 따른 지연 동기 루프의 블락 다이어그램이다.

도 3은 도 2의 가변 지연 회로를 개략적으로 나타내는 블락 다이어그램이다.

도 4는 도 2의 위상 반전 제어부의 구체적인 회로도이다.

도 5a는 기준 클락 신호(RCLK2)에 대한 지연 클락 신호(DCLK2)의 위상차가 π이하일 때의 도 4의 주요 단자의 타이밍도이며, 도 5b는 기준 클락 신호(RCLK2)에 대한 지연 클락 신호(DCLK2)의 위상차가 π이상일 때의 도 4의 주요 단자의 타이밍도이다.

도 6은 도 2의 지연 제어부를 나타내는 블락 다이어그램이다.

도 7은 도 6의 쉬프트 제어기의 구체적인 회로도이다.

도 8은 도 7과 관련되는 주요 신호의 타이밍도이다.

도 9는 도 2의 위상 쉬프트의 구체적인 회로도이다.

상기와 같은 목적을 달성하기 위하여 본 발명의 일면은 수신되는 기준 클락 신호에 대하여 동기하는 선행 클락 신호를 발생하는 지연 동기 루프에 관한 것이다. 본 발명의 지연 동기 루프는 상기 기준 클락 신호에 대한 상기 선행 클락 신호에 연관되는 피드백 신호 사이의 위상차를 감지하고, 상기 위상차의 방향에 의하여 전압 레벨이 제어되는 제어 신호를 제공하는 위상 감지 펌프; 상기 위상 감지 펌프로부터 제공되는 상기 제어 신호의 전압 레벨에 대응하여, 상기 기준 클락 신호를 지연시키는 가변 지연 회로; 및 상기 기준 클락 신호가 상기 가변 지연 회로에 의하여 지연된 지연 클락 신호의 위상을 상기 기준 클락 신호의 위상과 비교하여, 상기 선행 클락 신호를 발생하는 위상 쉬프트를 구비한다. 그리고 상기 선행 클락 신호는 상기 기준 클락 신호에 대한 상기 지연 클락 신호의 위상차가 기준 위상값보다 클 때는, 상기 지연 클락 신호가 상기 기준 위상값 만큼 쉬프트되어 발생되는 신호이고, 상기 위상차가 상기 기준 위상값 이하인 경우에는, 위상 쉬프트없이 발생된다.

상기와 같은 목적을 달성하기 위하여 본 발명의 다른 일면도 수신되는 기준 클락 신호에 대하여 동기하는 선행 클락 신호를 발생하는 지연 동기 루프에 관한 것이다. 본 발명의 지연 동기 루프는 상기 기준 클락 신호에 대한 상기 선행 클락 신호의 위상에 연관되는 피드백 신호 사이의 위상차를 감지하고, 상기 위상차의 방향에 의하여 전압 레벨이 제어되는 제어 신호를 제공하는 위상 감지 펌프; 및 다수개의 지연단을 포함하며, 상기 위상 감지 펌프로부터 제공되는 상기 제어 신호의 전압 레벨에 대응하여, 상기 기준 클락 신호를 지연시켜 상기 선행 클락 신호를 발생시키는 가변 지연 회로를 구비한다. 그리고 상기 가변 지연 회로에 포함되는 지연단의 수는 상기 기준 클락 신호에 대한 상기 피드백 신호의 위상차의 크기에 의하여 제어된다.

상기와 같은 목적을 달성하기 위하여 본 발명의 또 다른 일면도 수신되는 기준 클락 신호에 대하여 동기하는 선행 클락 신호를 발생하는 지연 동기 루프에 관한 것이다. 본 발명의 지연 동기 루프는 상기 기준 클락 신호에 대한 상기 선행 클락 신호의 위상에 연관되는 피드백 신호 사이의 위상차를 감지하고, 상기 위상차의방향에 의하여 전압 레벨이 제어되는 제어 신호를 제공하는 위상 감지 펌프; 및 다수개의 지연단을 포함하며, 상기 위상 감지 펌프로부터 제공되는 상기 제어 신호의 전압 레벨에 대응하여, 상기 기준 클락 신호를 지연시켜 상기 선행 클락 신호를 발생시키는 가변 지연 회로를 구비하며, 상기 가변 지연 회로에 포함되는 지연단의 수는 상기 기준 클락 신호의 주파수에 의하여 제어된다.

상기와 같은 다른 목적을 달성하기 위하여 본 발명의 일면은 수신되는 기준 클락 신호에 대하여 동기하는 선행 클락 신호를 발생하는 지연 동기 루프를 이용하는 지연 동기 방법에 관한 것이다. 본 발명의 지연 동기 방법은 A) 상기 기준 클락 신호를 지연하여 지연 클락 신호를 발생시키는 단계; B) 상기 기준 클락 신호에 대한 상기 지연 클락 신호의 위상차를 감지하는 단계; C) 상기 위상차가 소정의 기준 위상값보다 큰 값인지를 판단하는 단계; D) 상기 위상차가 상기 기준 위상값보다 큰 경우에는 상기 지연 클락 신호의 위상을 상기 기준 위상값 만큼 쉬프트시키고, 상기 위상차가 상기 기준 위상값보다 크지 않는 경우에는 상기 피드백 신호의 위상을 쉬프트시키지 않는 단계; 및 E) 상기 D) 단계의 결과를 상기 선행 클락 신호로서 발생하는 단계를 구비한다.

상기와 같은 다른 목적을 달성하기 위하여 본 발명의 다른 일면은 수신되는 기준 클락 신호에 대하여 동기하는 선행 클락 신호를 발생하며, 포함되는 다수개의 지연단으로써 상기 기준 클락 신호를 지연하는 가변 지연 회로를 포함하는 지연 동기 루프를 이용하는 지연 동기 방법에 관한 것이다. 본 발명의 지연 동기 방법은 A) 상기 기준 클락 신호에 대한 상기 선행 클락 신호의 위상에 연관되는 피드백 신호 사이의 위상차를 감지하는 단계; B) 상기 위상차의 폭에 대응하여, 상기 가변 지연 회로의 지연단의 수를 조절하는 단계; 및 C) 상기 위상차의 방향에 대응하여 가변하는 지연 시간으로, 상기 기준 클락 신호를 지연하여 상기 선행 클락 신호를 발생하는 단계를 구비한다.

본 발명의 지연 동기 루프 및 지연 동기 방법에 의하여, 동작가능한 주파수 영역을 증가한다. 또한 선행 클락 신호(ICLK2)를 기준 클락 신호(RCLK2)에 동기하는 데 소요되는 시간을 단축시킬 수 있다.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.

도 2는 본 발명의 일 실시예에 따른 지연 동기 루프의 블락 다이어그램이다. 도 2에 도시된 실시예에 따른 지연 동기 루프(20)는 입력 버퍼(21), 가변 지연 회로(22), 위상 쉬프트(23), 지연 반영 회로(24), 지연 제어부(25), 위상 감지 펌프(26) 및 위상 반전 제어부(27)로 구성된다.

상기 입력 버퍼(21)는 외부에서 입력되는 외부 클락 신호(ECLK2)를 버퍼링하여 기준 클락 신호(RCLK2)를 제공한다.

상기 가변 지연 회로(22)는 상기 기준 클락 신호(RCLK2)를 수신하여 궁극적으로 선행 클락 신호(ICLK2)를 생성하는 지연 클락 신호(DCLK2)를 발생한다. 상기 가변 지연 회로(22)는 다수개의 지연단을 포함한다. 그리고 상기 지연 클락 신호(DCLK2)는 상기 기준 클락 신호(RCLK2)가 상기 지연단에 의하여 지연되는 신호이다. 바람직한 실시예에 의하면, 상기 가변 지연 회로(22)에서 인에이블되는 지연단의 수는 상기 지연 제어부(25)에서 출력되는 카운팅 신호군(QCF)에 의하여 제어된다.

상기 위상 쉬프트(23)는 상기 지연 클락 신호(DCLK2)를 수신하여, 상기 선행 클락 신호(ICLK2)를 제공한다. 상기 선행 클락 신호(ICLK2)와 상기 지연 클락 신호(DCLK2)의 위상 관계는 상기 기준 클락 신호(RCLK2)에 대한 상기 지연 클락 신호(DCLK2)의 위상차에 의하여 결정된다. 즉, 상기 지연 클락 신호(DCLK2)가 상기 기준 클락 신호(RCLK2)에 대하여 소정의 기준 위상값 이상의 위상차를 가지면, 상기 지연 클락 신호(DCLK2)의 위상으로부터 상기 기준 위상값 만큼 쉬프트되어 상기 선행 클락 신호(FCLK2)가 발생된다. 그리고 상기 지연 클락 신호(DCLK2)가 상기 기준 클락 신호(RCLK2)에 대하여 소정의 기준 위상값 이하의 위상차를 가지면, 상기 지연 클락 신호(DCLK2)와 동일한 위상으로 상기 선행 클락 신호(ICLK2)가 발생된다.

바람직한 실시예에 의하면, 상기 기준 위상값은 π이다. 그러므로 상기 지연 클락 신호(DCLK2)가 상기 기준 클락 신호(RCLK2)에 대하여 π이상의 위상차를 가지면, 상기 선행 클락 신호(ICLK2)는 상기 지연 클락 신호(DCLK2)의 반전 신호이다. 그리고 상기 지연 클락 신호(DCLK2)가 상기 기준 클락 신호(RCLK2)에 대하여 π이하의 위상차를 가지면, 상기 선행 클락 신호(ICLK2)는 상기 지연 클락 신호(DCLK2)의 비반전 신호이다.

상기 지연 반영 회로(24)는 위상 쉬프트(23) 즉, 지연 동기 루프(20)의 출력 지점으로부터 상기 선행 클락 신호(ICLK2)가 사용되는 지점까지의 전송 지연 시간을 반영하는 회로이다. 만약 외부에서 입력되는 기준 클락 신호(RCLK2)가 위상 감지 펌프(26)에 이르기까지 지연 시간이 발생하는 경우에는, 상기 지연 반영 회로(24)는 이 지연 시간도 반영한다.

만약 본 발명이 지연 동기 루프(20)에 상기 지연 반영 회로(24)가 포함되지 않을 경우에는, 상기 지연 동기 루프(20)의 출력 지점으로부터 가까운 지점과 먼 지점 사이에는 전송 지연 시간에 스큐(SKEW)가 발생할 수도 있다. 그러나 본 발명이 지연 동기 루프에 상기 지연 반영 회로(24)가 포함되지 않더라도, 본 발명에 의한 효과는 달성될 수 있다.

그리고 상기 지연 반영 회로(24)의 출력 신호는 위상 감지 펌프(26)에 공급되는 피드백 신호(FCLK2)가 될 수도 있다.

상기 위상 감지 펌프(26)는 상기 기준 클락 신호(RCLK2)와 피드백 신호(FCLK2)의 위상차를 감지한다. 그리고 상기 위상 감지 펌프(26)는 아날로그 제어 신호(VCON2)를 발생한다.

상기 아날로그 제어 신호(VCON2)은 상기 기준 클락 신호(RCLK2)에 대한 상기 피드백 신호(FCLK2)의 위상차의 방향에 의하여 전압 레벨이 제어되는 신호이다. 즉, 상기 피드백 신호(FCLK2)의 위상이 상기 기준 클락 신호(RCLK2)의 위상보다 앞서는 경우에는, 상기 아날로그 제어 신호(VCON)의 전압 레벨은 상기 가변 지연 회로(22)에 의한 지연 시간을 증가시키는 방향으로 움직인다. 그리고, 상기 피드백 신호(FCLK2)의 위상이 상기 기준 클락 신호(RCLK2)의 위상보다 뒤지는 경우에는, 상기 아날로그 제어 신호(VCON)의 전압 레벨은 상기 가변 지연 회로(22)에 의한 지연 시간을 감소시키는 방향으로 움직인다.

바람직한 실시예에 의하면, 상기 위상 감지 펌프(26)는 상기 가변 지연 회로(22)에서 인에이블되는 지연단의 수가 결정된 후에 인에이블된다.

상기 위상 반전 제어부(27)는 상기 기준 클락 신호(RCLK2)와 상기 지연 클락 신호(DCLK2)의 위상차를 감지하여, 위상 쉬프트 제어 신호(INV) 및 지연 제어부 인에이블 신호(BYE)를 제공한다.

상기 위상 쉬프트 제어 신호(INV)는 상기 위상 쉬프트(23)를 제어한다. 상기 위상 쉬프트 제어 신호(INV)는 상기 기준 클락 신호(RCLK2)에 상기 지연 클락 신호(DCLK2)의 위상차가 상기 기준 위상값 이상일 때 활성한다. 그리고 상기 기준 클락 신호(RCLK2)에 상기 지연 클락 신호(DCLK2)의 위상차가 상기 기준 위상값 이하일 때, 상기 위상 쉬프트 제어 신호(INV)는 비활성한다. 바람직한 실시예에 의하면, 상기 기준 위상값은 π이다.

그리고 상기 위상 쉬프트 제어 신호(INV)가 활성하면, 상기 위상 쉬프트(23)는 상기 지연 클락 신호(DCLK2)를 반전하여 상기 선행 클락 신호(ICLK2)를 발생한다.

상기 지연 제어부 인에이블 신호(BYE)는 상기 지연 클락 신호(DCLK2)의 반전여부 궁극적으로는 상기 위상 쉬프트 제어 신호(INV)의 활성 여부가 결정된 후에 활성하여 상기 지연 제어부(25)를 인에이블시킨다.

상기 지연 제어부(25)는 상기 기준 클락 신호(RCLK2)와 상기 피드백 신호(FCLK2)의 위상차를 감지하여, 아날로그 개시 신호(START) 및 카운팅 신호군(QC)을 제공한다.

상기 카운팅 신호군(QC)은 n1개로의 신호 즉, QC[i](여기서 i=1~n)로 구성된다. 그리고, 상기 기준 클락 신호(RCLK2)와 상기 피드백 신호(FCLK2)의 위상차의 크기에 대응하여 상기 i가 크게 되는 상기 카운팅 신호(QC[i])가 활성한다.

그리고 상기 가변 지연 회로(22)에서 인에이블되는 지연단의 수는 상기 카운팅 신호군(QC)에 의해 제어된다. 결국, 상기 가변 지연 회로(22)에서 인에이블되는 지연단의 수는 상기 기준 클락 신호(RCLK2)와 피드백 신호(FCLK2)의 위상차의 폭에 의하여 결정된다.

상기 아날로그 개시 신호(START)는, 상기 가변 지연 회로(22)에서 인에이블되는 지연단의 수가 결정된 후에 활성되어, 상기 위상 감지 펌프(26)를 인에이블시킨다.

도 3은 도 2의 가변 지연 회로(22)를 개략적으로 나타내는 블락 다이어그램이다. 이를 참조하면, 상기 가변 지연 회로(22)는 n개의 지연단들(31_i, i=1~n)을 구비한다. 그리고 지연단들의 수는 상기 카운팅 신호군(QC[n:1])에 의하여 제어된다.

상기 지연단들(31_i, i=1~n) 각각은, 제1 입력 단자(D1)과 제2 입력단자(D2)를 통하여 데이터를 입력하며, 출력 단자(out)를 통하여 출력한다. 상기 지연단들(31_i)은 대응하는 상기 카운팅 신호(QC[i])가 활성할 때, 제2 입력단자(D2)를 통하여 입력되는 신호를 소정의 지연값(Td) 만큼 지연하여 출력한다. 그리고 대응하는 상기 카운팅 신호(QC[i])가 비활성할 때, 제1 입력단자(D1)를 통하여 입력되는 신호가 상기 지연값(Td) 만큼 지연되어 출력된다. 그리고 상기 카운팅 신호군(QC[n:1]) 중에서 1개의 신호만이 활성한다.

그리고 맨 앞의 상기 지연단(31_n)의 제1 입력 단자(D1)에는 접지 전압(VSS)가 인가되며, 다음 번의 상기 지연단(31_i, i=1~n-1)의 제1 입력 단자(D1)에는 앞 지연단의 출력 신호가 인가된다. 그리고 상기 지연단들(31_i, i=1~n)의 제2 입력 단자(D2)에는 상기 기준 클락 신호(RCLK2)가 인가된다.

따라서, 맨 앞 지연단(31_n)을 인에이블시키는 상기 카운팅 신호(QC[n])가 활성하면, 상기 지연단(31_n)의 제2 입력단자(D2)를 통하여 입력되는 상기 기준 클락 신호(RCLK2)는 n개의 지연단들에 의하여 지연된 신호가 출력된다. 그러므로 맨 마지막의 제1 지연단(31_1)의 출력 신호(ICLK2)는 상기 기준 클락 신호(RCLK2)로부터 n*Td 만큼 지연된다.

그리고 맨 마지막의 지연단(31_1)을 인에이블시키는 상기 카운팅 신호(QC[1])가 활성하면, 상기 지연단(31_1)의 제2 입력단자(D2)를 통하여 입력되는 상기 기준 클락 신호(RCLK2)는 1개의 지연단에 의하여 지연된 신호가 출력된다. 그러므로 맨 마지막의 지연단(31_1)의 출력 신호(ICLK)는 상기 기준 클락 신호(RCLK2)로부터 Td 만큼 지연된다.

본 명세서에서는 상기 가변 지연 회로가 상기 카운팅 신호(QC)에 의하여 제어되는 n개의 지연단들로 구현되며, 상기 가변 지연 회로(22)의 마지막 지연단(31_1)의 출력 신호가 상기 선행 클락 신호(ICLK2)인 것으로 기술되었다. 그러나, 상기 가변 지연 회로(22)는 상기 카운팅 신호(QC)에 활성 여부에 관계없이 항상 인에이블되는 지연단을 더 구비할 수도 있으며, 상기 지연값(Td)와 다른 지연값으로 상기 기준 클락 신호를 지연하는 지연단들을 더 구비할 수도 있다는 사실은 당업자에게는 자명한 사실이다.

그리고 상기 가변 지연 회로(22)의 지연단의 수가 결정된 후에는, 상기 아날로그 개시 신호(START)가 '하이'로 활성한다. 그리하여 상기 가변 지연 회로(22)의 지연단의 수를 변화되지 않으며, 상기 위상 감지 펌프(26)가 인에이블된다.

도 4는 도 2의 위상 반전 제어부(27)의 구체적인 회로도이다. 그리고 도 5a는 기준 클락 신호(RCLK2)에 대한 지연 클락 신호(DCLK2)의 위상차가 π이하일 때의 도 4의 주요 단자의 타이밍도이며, 도 5b는 기준 클락 신호(RCLK2)에 대한 지연 클락 신호(DCLK2)의 위상차가 π이상일 때의 도 4의 주요 단자의 타이밍도이다.

도 4에 도시된 플립 플럽들(45, 47, 57, 59)은 초기화 신호(INITB)의 활성에 의하여 인에이블된다. 그리고 상기 초기화 신호(INITB)는 외부에서 전원이 공급되어 안정화되거나, 동기식 디램(SDRAM)의 경우 초기 동작 모드 프로그램 동작이 완료되면, 활성화된다.

먼저, 도 4와 도 5a를 참조하여, 기준 클락 신호(RCLK2)에 대한 지연 클락 신호(DCLK2)의 위상차(θ1)가 π이하일 때의 상기 위상 반전 제어부(27)의 동작을 기술하면, 다음과 같다.

먼저, 낸드 게이트들(49, 51)의 출력 신호들(N46, N48)의 초기 상태는 '하이'이다. 그리고 상기 위상 쉬프트 제어 신호(INV)의 초기 상태는 '로우'이며, 인버터(55)의 출력 신호(N50)의 초기 상태는 '하이'이다.

그리고 플립-플럽들(45, 47)의 클락 입력 신호를 발생하는 상기 지연 클락 신호(DCLK2)가 '하이'로 활성할 때, 도 5a의 t1에서 보는 바와 같이, 기준 클락 신호(RCLK2)의 논리 상태는 '로우'이다. 따라서, 상기 낸드 게이트(49)의 출력 신호(N46)는 '하이' 상태를 유지하지만, 상기 낸드 게이트(51)의 출력 신호(N48)는 '로우'로 된다. 따라서 상기 위상 쉬프트 제어 신호(INV)는 '로우'상태를 계속 유지한다. 그리고 상기 인버터(55)의 출력 신호(N50)은 '로우'로 된다. 그리고 상기 초기화 신호(INITB)가 '로우'로 활성된 후, 두 번째 활성하는 상기 지연 클락 신호(DCLK2)에 응답하여 상기 지연 제어부 인에이블 신호(BYE)가 '하이'로 활성한다.

다음으로, 도 4와 도 5b를 참조하여, 기준 클락 신호(RCLK2)에 대한 지연 클락 신호(DCLK2)의 위상차(θ2)가 π이상일 때의 상기 위상 반전 제어부(27)의 동작을 기술하면, 다음과 같다.

도 5a에서와 마찬가지로, 낸드 게이트들(49, 51)의 출력 신호들(N46, N48)의 초기 상태는 '하이'이다. 그리고 상기 위상 쉬프트 제어 신호(INV)의 초기 상태는 '로우'이며, 인버터(55)의 출력 신호(N50)의 초기 상태는 '하이'이다.

그리고 플립-플럽들(45, 47)의 클락 입력 신호를 발생하는 상기 지연 클락 신호(DCLK2)가 '하이'로 활성할 때, 도 5b의 t1에서 보는 바와 같이, 기준 클락 신호(RCLK2)의 논리 상태는 '하이'이다. 따라서, 상기 낸드 게이트(49)의 출력 신호(N46)는 '로우'로 된다. 상기 낸드 게이트(51)의 출력 신호(N48)는 '하이'를 유지한다. 따라서 상기 위상 쉬프트 제어 신호(INV)는 '하이'로 활성한다. 그리고 상기 초기화 신호(INITB)가 '로우'로 활성된 후, 두 번째 활성하는 상기 지연 클락 신호(DCLK2)에 응답하여 상기 지연 제어부 인에이블 신호(BYE)가 '하이'로 활성한다.

앞에서 살펴본 바와 같이, 상기 지연 제어부 인에이블 신호(BYE)는 상기 위상 쉬프트 제어 신호(INV)의 활성 여부가 결정된 후에 2 클락이 경과된 시점에서 활성하여 상기 지연 제어부(25, 도 2 참조)를 인에이블한다.

그리고 상기 위상 쉬프트 제어 신호(INV)는 기준 클락 신호(RCLK2)에 대한 지연 클락 신호(DCLK2)의 위상차가 π이상일 때 활성되어, 상기 위상차가 π이내로 될 때까지 활성상태를 계속 유지한다.

도 6은 도 2의 지연 제어부(25)를 나타내는 블락 다이어그램이다. 이를 참조하면, 상기 지연 제어부(25)는 쉬프트 제어기(61) 및 쉬프트 레지스터(63)를 구비한다.

상기 쉬프트 제어기(61)는, 전술한 바와 같이, 상기 지연 제어부 인에이블 신호(BYE)의 활성에 의하여 인에이블된다. 상기 쉬프트 제어기(61)는 상기 기준 클락 신호(RCLK2)와 상기 피드백 신호(FCLK2)의 위상차를 감지하여, 레지스터 제어신호(RSTB) 및 상기 아날로그 개시 신호(START)를 발생한다.

상기 아날로그 개시 신호(START)는, 전술한 바와 같이, 상기 가변 지연 회로(22)에서 인에이블되는 지연단의 수가 결정된 후에, 위상 감지 펌프(26)를 인에이블시키는 신호이다. 즉, 상기 아날로그 개시 신호(START)는 상기 가변 지연 회로(22, 도 2 참조)의 지연단의 수에 대한 조절이 완료되면, '하이'로 되는 신호이다.

상기 레지스터 제어 신호(RSTB)는, 위상이 상기 기준 클락 신호(RCLK2)에 뒤지는 상기 피드백 신호(FCLK2)에 응답하여, 논리 상태가 천이되는 신호이다. 그리고 상기 레지스터 제어 신호(RSTB)는 상기 쉬프트 레지스터(63)를 제어한다.

상기 쉬프트 레지스터(63)는 상기 레지스터 제어 신호(RSTB)에 의해 인에이블된다. 그리고 상기 쉬프트 레지스터(63)는 상기 피드백 신호(FCLK2)를 수신하여 n개의 신호로 구성되는 카운팅 신호군(QC[n:1])을 발생한다. 상기 카운팅 신호군(QC[n:1])은, 전술한 바와 같이, n개 중에서 하나의 신호만이 활성하는 신호이다. 그리고 상기 카운팅 신호군(QC[n:1])은, 상기 레지스터 제어 신호(RSTB)가 '하이'인 구간에서, 상기 피드백 신호(FCLK2)가 활성할 때 마다, 상기 가변 지연 회로(22, 도 2 참조)에서의 지연부(31)의 지연단의 수를 증가시키는 신호를 활성한다.

전술한 바와 같은 상기 쉬프트 레지스터(63)의 구현은 당업자에게는 용이한 것이므로, 그 구체적인 실시예의 기재는 본 명세서에서 생략된다.

도 7은 도 6의 쉬프트 제어기(61)의 구체적인 회로도이다. 그리고 도 8은 도 7과 관련되는 주요 신호의 타이밍도이다. 도 8에서 T1 구간은 상기 피드백 신호(FCLK2)의 위상이 상기 기준 클락 신호(RCLK2)의 위상보다 앞서는 구간이다. 그리고 도 8에서 T2 구간은 상기 피드백 신호(FCLK2)의 위상이 상기 기준 클락 신호(RCLK2)의 위상보다 뒤지는 구간이다.

도 7 및 도 8을 참조하여, 상기 쉬프트 제어기(61)를 구체적으로 기술하면, 다음과 같다.

상기 쉬프트 제어기(61)는 2개의 플립 플럽들(71, 73)과 래치(77)를 포함한다. 상기 플립 플럽들(71, 73)과 상기 래치(77)는 상기 지연 제어부 인에이블 신호(BYE)의 활성에 의하여 인에이블된다.

상기 래치(77)의 출력 신호(N80)의 초기 상태는 '하이'이며, 아날로그 개시 신호(START)의 초기 상태는 '로우'이다. 그리고 상기 레지스터 제어 신호(RSTB)의 초기 상태는 '하이'이다.

먼저, 상기 피드백 신호(FCLK2)의 위상이 상기 기준 클락 신호(RCLK2)의 위상보다 앞서는 구간인 도 8의 T1 구간에서, 상기 쉬프트 제어기(61)의 동작에 대하여 기술하면, 다음과 같다.

T1 구간에서, 상기 플립 플럽(71)의 클락 입력 신호인 상기 피드백 신호(FCLK2)가 활성하는 순간에, 상기 플립 플럽(71)의 데이터 입력 신호인 상기 기준 클락 신호(RCLK2)의 논리 상태는 '로우'이다. 따라서, 상기 플립 플럽(71)의 출력 신호(N72)는 '로우' 상태를 유지한다. 그리고 상기 피드백 신호(FCLK2)가 활성하는 시점 t1에서, 상기 플립 플럽(73)의 출력 신호(N74)는 '하이' 상태로 된다.

그러나, 낸드 게이트(75)의 출력 신호(N76)은 '하이' 상태를 유지한다. 그러므로 상기 래치(77)의 출력 신호(N80)는 '하이' 상태를 유지한다. 그리고, 상기 아날로그 개시 신호(START) 및 상기 레지스터 제어 신호(RSTB)도 각각 초기 상태인 '로우'와 '하이'를 유지한다.

따라서 T1 구간에서는, 상기 위상 감지 펌프(26, 도 2 참조)는 인에이블되지 않으며, 상기 쉬프트 레지스터(63, 도 6 참조)는 인에이블되어, 상기 가변 지연 회로(22, 도 2 참조)의 지연단의 수를 조절한다.

이어서, 상기 피드백 신호(FCLK2)의 위상이 상기 기준 클락 신호(RCLK2)의 위상보다 뒤지게 되는 구간인 도 8의 T2 구간에서, 상기 쉬프트 제어기(61)의 동작에 대하여 기술하면, 다음과 같다.

상기 플립 플럽(71)의 클락 입력 신호인 상기 피드백 신호(FCLK2)가 활성하는 시점 t2에서, 상기 플립 플럽(71)의 데이터 입력 신호인 상기 기준 클락 신호(RCLK2)의 논리 상태는 '하이'이다. 그리고 상기 플립 플럽(71)의 출력 신호(N72)는 '하이'로 된다.

따라서, 낸드 게이트(75)의 출력 신호(N76)은 '로우'로 된다. 그러므로 상기 래치(77)의 출력 신호(N80)는 '로우'로 된다. 그리고, 상기 아날로그 개시 신호(START)는 '하이'로 되어, 상기 위상 감지 펌프(26, 도 2 참조)는 인에이블된다. 그리고 상기 레지스터 제어 신호(RSTB)는 '로우'로 되어, 상기 쉬프트 레지스터(63, 도 6 참조)를 디스에이블한다.

도 9는 도 2의 위상 쉬프트(23)의 구체적인 회로도이다. 이를 참조하면 상기위상 쉬프트(23)는 구체적으로 제1 내지 제3 논리 게이트들(91, 93, 95)을 포함한다.

상기 제1 논리 게이트(91)는 상기 위상 쉬프트 제어 신호(INV)가 비활성할 때, 상기 지연 클락 신호(DCLK2)를 반전하여 출력한다.

상기 제2 논리 게이트(93)는 상기 위상 쉬프트 제어 신호(INV)가 활성할 때, 상기 지연 클락 신호(DCLK2)의 반전 신호를 다시 반전하여 출력한다.

상기 제3 논리 게이트(95)는 상기 제1 논리 게이트(91)의 출력 신호(N92)와 상기 제2 논리 게이트(92)의 출력 신호(N94)를 논리곱 연산하여 출력 신호를 발생한다.

바람직한 실시예에 의하면, 상기 제3 논리 게이트(95)의 출력 신호는 상기 선행 클락 신호(ICLK2)로 연결된다.

결국, 상기 제3 논리 게이트(95)의 출력 신호인 상기 선행 클락 신호(ICLK2)는, 상기 위상 쉬프트 제어 신호(INV)가 비활성할 때는, 상기 지연 클락 신호(DCLK2)와 동일한 위상을 가지는 신호이다. 그리고, 상기 위상 쉬프트 제어 신호(INV)가 활성할 때의 상기 선행 클락 신호(ICLK2)는, 상기 지연 클락 신호(DCLK2)의 반전 신호와 동일한 위상을 가지는 신호가 된다.

다시 도 2를 참조하여, 본 발명의 지연 동기 루프(20)의 동작 순서를 살펴보면, 다음과 같다.

먼저, 상기 기준 클락 신호(RCLK2)에 대한 상기 지연 클락 신호(DCLK2)의 위상차를 감지하여, 상기 지연 클락 신호(DCLK2)의 반전 여부를 결정된다.

그리고 상기 지연 클락 신호(DCLK2)의 반전 여부가 결정되면, 상기 가변 지연 회로(22)에서의 지연단의 수가 결정된다.

그리고 상기 가변 지연 회로(22)에서의 지연단의 수가 결정된 후에, 상기 위상 감지 펌프(26)에서 출력되는 아날로그 제어 신호(VCON2)에 의하여 상기 가변 지연 회로에 의한 지연 시간이 아날로그적으로 제어된다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.

본 명세서에서는 지연 위상 동기 루프에 대하여 적용되는 실시예에 대해서만 기술하였다. 그러나 본 발명의 사상은 기준 클락 신호에 동기하는 선행 클락 신호를 발생하는 모든 동기 루프에 적용될 수 있음은 당업자에게는 자명하다.

또한, 본 명세서에서는 상기 위상 쉬프트(23)로부터 출력되는 선행 클락 신호(ICLK2)가 지연 반영 회로(24)을 거쳐서 지연 제어부(25) 및 위상 감지 펌프(26)로 전송되는 것이 기술되었다. 그러나 상기 선행 클락 신호(ICLK2)를 직접적으로 상기 지연 제어부(25) 및 위상 감지 펌프(26)로 전송하여도, 본 발명에 의한 효과는 어느 정도 달성될 수 있음은 당업자에게는 또한 자명한 사실이다.

따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 지연 동기 루프 및 지연 동기 방법에 의하여, 동작가능한 주파수영역을 증가한다. 또한 선행 클락 신호(ICLK2)를 기준 클락 신호(RCLK2)에 동기하는 데 소요되는 시간을 단축시킬 수 있다.

Claims

수신되는 기준 클락 신호에 대하여 동기하는 선행 클락 신호를 발생하는 지연 동기 루프에 있어서,

상기 기준 클락 신호에 대한 상기 선행 클락 신호에 연관되는 피드백 신호 사이의 위상차를 감지하고, 상기 위상차의 방향에 의하여 전압 레벨이 제어되는 제어 신호를 제공하는 위상 감지 펌프;

상기 위상 감지 펌프로부터 제공되는 상기 제어 신호의 전압 레벨에 대응하여, 상기 기준 클락 신호를 지연시키는 가변 지연 회로;

상기 기준 클락 신호가 상기 가변 지연 회로에 의하여 지연된 지연 클락 신호의 위상을 상기 기준 클락 신호의 위상과 비교하여, 위상 쉬프트 제어 신호를 발생하는 위상 반전 제어부; 및

상기 위상 쉬프트 제어 신호에 응답하여, 상기 가변 지연 회로에서 발생되는 상기 지연 클락 신호의 위상을 쉬프트하여, 상기 선행 클락 신호를 발생하는 위상 쉬프트를 구비하며,

상기 선행 클락 신호는

상기 기준 클락 신호에 대한 상기 지연 클락 신호의 위상차가 기준 위상값보다 클 때는, 상기 지연 클락 신호가 상기 기준 위상값 만큼 쉬프트되어 발생되는 신호이고,

상기 위상차가 상기 기준 위상값 이하인 경우에는, 위상 쉬프트없이 발생되는 것을 특징으로 하는 지연 동기 루프.
제1 항에 있어서, 상기 기준 위상값은 π인 것을 특징으로 하는 지연 동기 루프.
제1 항에 있어서, 상기 위상 쉬프트 제어 신호는

상기 기준 클락 신호에 대한 상기 지연 클락 신호의 위상차가 상기 기준 위상값보다 클때 활성하는 것을 특징으로 하는 지연 동기 루프.
제1 항에 있어서, 상기 위상 쉬프트는

상기 위상 쉬프트 제어 신호의 비활성에 의하여 인에이블되며, 상기 지연 클락 신호를 반전하여 출력하는 제1 논리 게이트;

상기 위상 쉬프트 제어 신호의 활성에 의하여 인에이블되며, 상기 지연 클락 신호를 비반전하여 출력하는 제2 논리 게이트; 및

상기 제1 논리 게이트의 출력 신호와 상기 제1 논리 게이트의 출력 신호를 논리곱 연산하여 출력 신호를 발생하는 제3 논리 게이트를 구비하며,

상기 제3 논리 게이트의 출력 신호는

상기 위상 쉬프트 제어 신호가 비활성할 때는 상기 지연 클락 신호와 동일한 위상을 가지며, 상기 위상 쉬프트 제어 신호가 활성할 때는 상기 지연 클락 신호의 반전 신호와 동일한 위상을 가지는 것을 특징으로 하는 지연 동기 루프.
제1 항에 있어서, 상기 지연 동기 루프는

상기 위상 반전 제어부에서 발생되는 소정의 지연 제어부 인에이블 신호에 의하여 인에이블되며, 상기 기준 클락 신호와 상기 피드백 신호의 위상차를 감지하여 상기 가변 지연 회로에 의한 상기 기준 클락 신호의 위상 지연을 제어하는 출력 신호를 발생하는 지연 제어부를 더 구비하는 것을 특징으로 하는 지연 동기 루프.
수신되는 기준 클락 신호에 대하여 동기하는 선행 클락 신호를 발생하는 지연 동기 루프에 있어서,

상기 기준 클락 신호에 대한 상기 선행 클락 신호의 위상에 연관되는 피드백 신호 사이의 위상차를 감지하고, 상기 위상차의 방향에 의하여 전압 레벨이 제어되는 제어 신호를 제공하는 위상 감지 펌프;

다수개의 지연단을 포함하며, 상기 위상 감지 펌프로부터 제공되는 상기 제어 신호의 전압 레벨에 대응하여, 상기 기준 클락 신호를 지연시켜 상기 선행 클락 신호를 발생시키는 가변 지연 회로; 및

상기 기준 클락 신호에 대한 상기 피드백 신호의 위상차를 감지하여, 상기 가변 지연 회로에 포함되는 지연단의 수를 제어하는 카운팅 신호군을 제공하는 지연 제어부를 구비하며,

상기 가변 지연 회로에 포함되는 지연단의 수는

상기 기준 클락 신호에 대한 상기 피드백 신호의 위상차의 크기에 의하여 제어되는 것을 특징으로 하는 지연 동기 루프.
제 6항에 있어서, 상기 지연 동기 루프는

상기 기준 클락 신호에 대한 상기 지연 클락 신호의 위상차를 비교하며, 상기 비교된 위상차에 의하여 상기 지연 클락 신호의 위상을 쉬프트하여, 상기 선행 클락 신호를 발생하는 위상 쉬프트를 더 구비하는 것을 특징으로 하는 지연 동기 루프.
수신되는 기준 클락 신호에 대하여 동기하는 선행 클락 신호를 발생하는 지연 동기 루프에 있어서,

상기 기준 클락 신호에 대한 상기 선행 클락 신호의 위상에 연관되는 피드백 신호 사이의 위상차를 감지하고, 상기 위상차의 방향에 의하여 전압 레벨이 제어되는 제어 신호를 제공하는 위상 감지 펌프;

다수개의 지연단을 포함하며, 상기 위상 감지 펌프로부터 제공되는 상기 제어 신호의 전압 레벨에 대응하여, 상기 기준 클락 신호를 지연시켜 상기 선행 클락 신호를 발생시키는 가변 지연 회로; 및

상기 기준 클락 신호에 대한 상기 피드백 신호의 위상차를 감지하여, 상기 가변 지연 회로에 포함되는 지연단의 수를 제어하는 카운팅 신호군을 제공하는 지연 제어부를 구비하며,

상기 가변 지연 회로에 포함되는 지연단의 수는

상기 기준 클락 신호의 주파수에 의하여 제어되는 것을 특징으로 하는 지연 동기 루프.
수신되는 기준 클락 신호에 대하여 동기하는 선행 클락 신호를 발생하는 지연 동기 루프를 이용하는 지연 동기 방법에 있어서,

A) 상기 기준 클락 신호를 지연하여 지연 클락 신호를 발생시키는 단계;

B) 상기 기준 클락 신호에 대한 상기 지연 클락 신호의 위상차를 감지하는 단계;

C) 상기 위상차가 소정의 기준 위상값보다 큰 값인지를 판단하는 단계;

D) 상기 위상차가 상기 기준 위상값보다 큰 경우에는 상기 지연 클락 신호의 위상을 상기 기준 위상값 만큼 쉬프트시키고, 상기 위상차가 상기 기준 위상값보다 크지 않는 경우에는 상기 피드백 신호의 위상을 쉬프트시키지 않는 단계;

E) 상기 D) 단계의 결과를 상기 선행 클락 신호로서 발생하는 단계; 및

F) 상기 E) 단계가 수행된 후에 상기 A) 단계에서의 지연량을 제어하는 단계를 구비하는 것을 특징으로 하는 지연 동기 방법.
제9 항에 있어서, 상기 기준 위상값은 π인 것을 특징으로 하는 지연 동기 방법.
수신되는 기준 클락 신호에 대하여 동기하는 선행 클락 신호를 발생하며, 포함되는 다수개의 지연단으로써 상기 기준 클락 신호를 지연하는 가변 지연 회로를 포함하는 지연 동기 루프를 이용하는 지연 동기 방법에 있어서,

A) 상기 기준 클락 신호에 대한 상기 선행 클락 신호의 위상에 연관되는 피드백 신호 사이의 위상차를 감지하는 단계;

B) 상기 위상차가 π보다 큰 값인지를 판단하는 단계;

C) 상기 위상차가 π보다 큰 경우에는 상기 피드백 신호의 위상을 반전시키고, 상기 위상차가 상기 기준 위상값보다 π보다 작은 경우에는 상기 피드백 신호의 위상을 반전시키지 않는 단계;

D) 상기 위상차의 폭에 대응하여, 상기 가변 지연 회로의 지연단의 수를 조절하는 단계; 및

E) 상기 위상차의 방향에 대응하여 가변하는 지연 시간으로, 상기 기준 클락 신호를 지연하여 상기 선행 클락 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 지연 동기 방법.