DE10003454A1

DE10003454A1 - Verzögerungsregelkreisschaltung und diese verwendendes Verzögerungssynchronisationsverfahren

Info

Publication number: DE10003454A1
Application number: DE10003454A
Authority: DE
Inventors: Chang-Sik Yoo; Sang-Bo Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1999-01-27
Filing date: 2000-01-27
Publication date: 2000-08-03
Also published as: GB2346275B; US6625242B1; FR2788902A1; JP4034487B2; FR2788902B1; GB0001904D0; KR100295056B1; KR20000051886A; GB2346275A; GB2346275A8; TW522651B; JP2000224030A

Abstract

Die Erfindung bezieht sich auf eine Verzögerungsregelkreisschaltung zur Erzeugung eines Voraustaktsignals (ICLK2) synchron zu einem Referenztaktsignal (RCLK2) mit einer phasenerfassenden Pumpschaltung (26) zur Erfassung der Phasendifferenz zwischen diesen Signalen und einer variablen Verzögerungsschaltung (22) zur davon abhängigen Verzögerung des Referenztaktsignals sowie auf ein entsprechendes Verzögerungssynchronisationsverfahren. DOLLAR A Erfindungsgemäß sind eine Phasenumkehr-Steuereinheit (27) sowie eine Phasenverschiebungseinheit (23) und/oder eine Verzögerungssteuereinheit (25) vorgesehen, und die Schaltung für variable Verzögerung enthält vorzugsweise eine Mehrzahl von aktivierbaren Verzögerungseinheiten, um das Referenztaktsignal zur Erzeugung des Voraustaktsignals in steuerbarer Weise zu verzögern. DOLLAR A Verwendung z. B. in integrierten Schaltungen mit hochintegrierten Speicherbauelementen.

Description

Die Erfindung bezieht sich auf eine Verzögerungsregelkreis schaltung nach dem Oberbegriff des Anspruchs 1 sowie auf ein Verzögerungssynchronisationsverfahren, das eine solche Verzö gerungsregelkreisschaltung benutzt.

Ein Verzögerungsregelkreis kann zur Bereitstellung eines Taktsignals verwendet werden, das eine vorgegebene Phasenver schiebung gegenüber einem Referenztaktsignal aufweist. Dabei kann das vom Verzögerungsregelkreis gelieferte Taktsignal be züglich des Referenztaktes in seiner Phase vorverschoben sein. Das vom Verzögerungsregelkreis erzeugte Signal wird vorliegend als ein Voraustaktsignal bezeichnet.

Im allgemeinen kann ein Voraustaktsignal in einem integrier ten Schaltkreis (IC) mit relativ hohem Integrationsgrad be nutzt werden, wie in einem Kombinationsspeicher mit Logik (MML), einem Rambus-DRAM (RDRAM) und einem synchronen Doppel datenraten-DRAM (DDR). Das Referenztaktsignal wird an einem Eingangsanschluß eingegeben, um über das gesamte Bauelement hinweg verteilt zu werden. Das Referenztaktsignal, das an ei ner relativ weit vom Eingangsanschluß entfernten Stelle an kommt, kann stärker verzögert sein als das Referenztaktsignal an einer dem Eingangsanschluß benachbarten Stelle. Aufgrund dieses Verzögerungsunterschieds kann es ohne zusätzliche Maß nahmen schwierig sein, die Synchronisation für jeden Teil des IC aufrechtzuerhalten.

Daher kann der Verzögerungsregelkreis für den IC vorgesehen sein. Der Verzögerungsregelkreis befindet sich normalerweise in der Nähe eines Eingangsanschlusses, der ein Referenztakt signal empfängt. Der Verzögerungsregelkreis empfängt das Re ferenztaktsignal und erzeugt ein Voraustaktsignal. Das Vor austaktsignal ähnelt dem Referenztaktsignal in Frequenz und Länge. Jedoch ist das Voraustaktsignal gegenüber dem Refe renztaktsignal um eine Phase nach vorn verschoben, die der Verzögerungszeit von der nahen Position zu der entfernten Po sition bezüglich des Eingangsanschlusses entspricht, der das Referenztaktsignal empfängt. Das Referenztaktsignal wird nahe dem Eingangsanschluß des Referenztaktsignals verwendet, und das Voraustaktsignal wird zu Schaltkreisen übertragen, die weiter von dem Eingangsanschluß entfernt sind. Auf diese Wie se kann in allen Teilen des IC ein synchronisiertes Taktsig nal empfangen werden, und das synchronisierte Signal kann es dem IC erlauben, selbst bei einer sehr hohen Geschwindigkeit synchron mit dem Referenztaktsignal zu arbeiten.

Fig. 1 stellt ein schematisches Blockschaltbild einer her kömmlichen Verzögerungsregelkreisschaltung dar. Der herkömm liche Verzögerungsregelkreis 10 umfasst einen Eingangspuffer 12, einen Schaltkreis 14 für variable Verzögerung, eine pha senerfassende Pumpschaltung 16 und eine Verzögerungskompensa tionsschaltung 18. Der Eingangspuffer 12 puffert ein externes Taktsignal ECLK1, um ein Referenztaktsignal RCLK1 zu liefern.

Der Verzögerungsregelkreis steuert die Verzögerungszeit gemäß dem Schaltkreis 14 für variable Verzögerung derart, dass die Phase eines Rückkopplungstaktsignals FCLK1 mit der Phase des Referenztaktsignals RCLK1 übereinstimmt. Andere Verzögerungs regelkreise sind in den Patentschriften US 5.614.855, US 5.642.082 und US 5.875.219 beschrieben.

Die Schaltung für variable Verzögerung des herkömmlichen Ver zögerungsregelkreises beinhaltet eine vorgegebene Anzahl n von Verzögerungseinheiten. Ein variabler Verzögerungsbereich ist durch die vorgegebene Anzahl von Verzögerungseinheiten festgelegt, was die Betriebsfrequenz begrenzen kann. Denn im Fall, dass eine Frequenz niedriger als der Betriebsfrequenz bereich eingegeben wird, kann es sein, dass eine Signalinsta bilität in Richtung eines gegenüber dem externen Anschluss signal früheren Rückkopplungssignals überzeugt wird. In ähn licher Weise kann es sein, dass die Phasenverschiebung des Schaltkreises für variable Verzögerung nicht verringert wird, wenn eine Frequenz höher als der Betriebsfrequenzbereich ein gegeben wird, so dass eine Signalinstabilität in Richtung ei nes gegenüber dem externen Eingabesignal späteren Rückkopp lungssignals erzeugt wird. Die Betriebsfrequenz des IC kann daher durch den Verzögerungsregelkreis bestimmt sein.

Der Erfindung liegt als technisches Problem die Bereitstel lung einer Verzögerungsregelkreisschaltung der eingangs ge nannten Art und eines diesen verwendeten Verzögerungssynchro nisationsverfahrens zugrunde, die einen möglichst hohen Be triebsfrequenzbereich aufweisen und/oder die Phase eines Rückkopplungstaktsignals möglichst gut an das Referenztakt signal anpassen können.

Die Erfindung löst dieses Problem durch die Bereitstellung einer Verzögerungsregelkreisschaltung mit den Merkmalen des Anspruchs 1, 6 oder 8 und eines Verzögerungssynchronisations verfahrens mit den Merkmalen des Anspruchs 9 oder 11. Die so definierten erfindungsgemäßen Verzögerungsregelkreisschaltun gen und Verzögerungssynchronisationsverfahren erlauben eine Erhöhung des Betriebsfrequenzbereichs, und außerdem wird nicht übermäßig viel Zeit dafür benötigt, das Voraustaktsig nal mit dem Referenztaktsignal zu synchronisieren.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unter ansprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläu terte, herkömmliche Ausführungsbeispiel sind in den Zeichnun gen dargestellt. Hierbei zeigen:

Fig. 1 ein Blockschaltbild einer herkömmlichen Verzöge rungsregelkreisschaltung;

Fig. 2 ein Blockschaltbild einer erfindungsgemäßen Verzöge rungsregelkreisschaltung,

Fig. 3 ein Blockschaltbild eines Schaltkreises für variable Verzögerung von Fig. 2,

Fig. 4 ein Blockschaltbild einer Phasenumkehr-Steuereinheit von Fig. 2,

Fig. 5A ein Zeitsteuerungsdiagramm für Haupteinheiten von Fig. 4, wenn die Phasendifferenz eines verzögerten Taktsignals bezüglich eines Referenztaktsignals 180° oder weniger beträgt,

Fig. 5B ein Zeitsteuerungsdiagramm entsprechend Fig. 5A, je doch für den Fall, dass die Phasendifferenz des ver zögerten Taktsignals gegenüber dem Referenztaktsig nal 180° oder mehr beträgt,

Fig. 6 ein Blockschaltbild einer Verzögerungssteuereinheit von Fig. 2,

Fig. 7 ein Blockschaltbild einer Verschiebungssteuereinheit von Fig. 6,

Fig. 8 ein Zeitsteuerungsdiagramm für Haupteinheiten von Fig. 7 und

Fig. 9 ein Blockschaltbild einer Phasenverschiebungseinheit von Fig. 2.

Nachfolgend werden erfindungsgemäße Ausführungsbeispiele un ter Bezugnahme auf die Zeichnungen beschrieben, wobei funkti onell entsprechende Elemente jeweils mit gleichen Bezugszei chen versehen sind.

Fig. 2 zeigt eine Verzögerungsregelkreisschaltung 20 mit ei nem Eingangspuffer 21, einem Schaltkreis 22 für variable Ver zögerung, nachfolgend als variable Verzögerungsschaltung be zeichnet, einer Phasenverschiebungseinheit 23, einer Verzöge rungskompensationsschaltung 24, einer Verzögerungssteuerein heit 25, einer Phasenumkehr-Steuereinheit 27 und einer pha senerfassenden Pumpschaltung 26.

Der Eingangspuffer 21 puffert ein externes Taktsignal ECLK2, um ein Referenztaktsignal RCLK2 zu liefern. Die variable Ver zögerungsschaltung 22 empfängt das Referenztaktsignal RCLK2, um ein verzögertes Taktsignal DCLK2 zur Erzeugung eines Vor austaktsignals ICLK2 zu generieren. Die variable Verzöge rungsschaltung 22 umfasst mehrere Verzögerungseinheiten. Das verzögerte Taktsignal DCLK2 ist ein Signal, das mittels Ver zögern des Referenztaktsignals RCLK2 durch die entsprechende Verzögerungseinheit erhalten wird. Vorzugsweise wird die An zahl n von Verzögerungseinheiten, die in der variablen Verzö gerungsschaltung 22 aktiviert sind, durch eine Gruppe von Zählsignalen QC gesteuert, die von der Verzögerungssteuerein heit 25 abgegeben werden.

Die Phasenverschiebungseinheit 23 empfängt das verzögerte Taktsignal DCLK2 und stellt das Voraustaktsignal ICLK2 be reit. Die Phasenbeziehung zwischen dem Voraustaktsignal ICLK2 und dem verzögerten Taktsignal DCLK2 ist durch die Phasendif ferenz des verzögerten Taktsignals DCLK2 gegenüber dem Refe renztaktsignal RCLK2 bestimmt. Speziell wird, wenn die Pha sendifferenz des verzögerten Taktsignals DCLK2 gegenüber dem Referenztaktsignal RCLK2 größer als ein vorgegebener Refe renzphasenwert ist, die Phase des verzögerten Taktsignals ECLK2 um den Referenzphasenwert verschoben, um das Voraus taktsignal ICLK2 zu erzeugen. Wenn die Phasendifferenz des verzögerten Taktsignals DCLK2 gegenüber dem Referenztaktsig nal RCLK2 geringer als der Referenzphasenwert ist, wird das Voraustaktsignal ICLK2 mit derselben Phase wie das verzögerte Taktsignal DCLK2 erzeugt.

Vorzugsweise beträgt der Referenzphasenwert 180° bzw. π, so dass sich das Voraustaktsignal ICLK2 als ein invertiertes Signal des verzögerten Taktsignals DCLK2 ergibt, wenn die Phasendifferenz des verzögerten Taktsignals DCLK2 gegenüber dem Referenztaktsignal RCLK2 180° oder mehr beträgt. Wenn die Phasendifferenz des verzögerten Taktsignals DCLK2 gegenüber dem Referenztaktsignal RCLK2 180° oder weniger beträgt, ent spricht das Voraustaktsignal ICLK2 einem nicht-invertierten Signal des verzögerten Taktsignals DCLK2.

Die Verzögerungskompensationsschaltung 24 ist ein Schalt kreis, der zur Kompensation für die Phasenverschiebungsein heit 23 dient, d. h. einer Transferverzögerungszeit für den Transfer von einem Ausgabepunkt des Verzögerungsregelkreises 20 zu einem Punkt, an welchem das Voraustaktsignal ICLK2 ver wendet wird. Wenn eine Verzögerungszeit erzeugt wird, während das Referenztaktsignal RCLK2 die phasenerfassende Pumpschal tung 26 erreicht, kompensiert die Verzögerungskompensations schaltung 24 diese Verzögerungszeit.

Wenn die Verzögerungskompensationsschaltung 24 nicht in dem Verzögerungsregelkreis 20 enthalten ist, kann ein Versatz zwischen einem Punkt nahe des Ausgabepunktes des Verzöge rungsregelkreises 20 und einem Punkt fern von diesem Ausgabe punkt aufgrund der Transferverzögerungszeit auftreten. Selbst wenn jedoch die Verzögerungskompensationsschaltung 24 nicht in dem Verzögerungsregelkreis enthalten ist, kann noch eine erfindungsgemäße Wirkung erzielt werden. Außerdem kann ein Ausgangssignal der Verzögerungskompensationsschaltung 24 als ein Rückkopplungssignal FCLK2 dienen, das der phasenerfassen den Pumpschaltung 26 zugeführt wird.

Die phasenerfassende Pumpschaltung 26 erfaßt die Phasendiffe renz zwischen dem Referenztaktsignal RCLK2 und dem Rückkopp lungssignal FCLK2 und erzeugt ein analoges Steuersignal VCON2. Der Spannungspegel des analogen Steuersignals VCON2 wird durch die Richtung der Phasendifferenz des Rückkopp lungssignals FCLK2 gegenüber dem Referenztaktsignal RCLK2 gesteuert. Wenn die Phase des Rückkopplungssignals FCLK2 ge genüber derjenigen des Referenztaktsignals RCLK2 voreilt, än dert sich der Spannungspegel des analogen Steuersignals VCON2 in Richtung eines Anwachsens der Verzögerungszeit gemäß der variablen Verzögerungsschaltung 22. Wenn die Phase des Rück kopplungssignals FCLK2 gegenüber derjenigen des Referenztakt signals RCLK2 nacheilt, ändert sich der Spannungspegel des analogen Steuersignals VCON2 in Richtung einer Verringerung der Verzögerungszeit gemäß der variablen Verzögerungsschal tung 22. Vorzugsweise wird die phasenerfassende Pumpschaltung 26 durch ein Signal START aktiviert, nachdem die Anzahl n von durch die variable Verzögerungsschaltung 22 aktivierten Ver zögerungseinheiten feststeht.

Die Phasenumkehr-Steuereinheit 27 erfasst die Phasendifferenz zwischen dem Referenztaktsignal RCLK2 und dem verzögerten Taktsignal DCLK2 und gibt ein Phasenverschiebungs-Steuer signal INV und ein Verzögerungssteuerungs-Freigabesignal BYE ab. Das Phasenverschiebungs-Steuersignal INV steuert die Pha senverschiebungseinheit 23. Wenn die Phasendifferenz des ver zögerten Taktsignals DCLK2 gegenüber dem Referenztaktsignal RCLK2 größer als der Referenzphasenwert ist, wird das Phasen verschiebungs-Steuersignal INV aktiviert. Wenn die Phasendif ferenz des verzögerten Taktsignals DCLK2 gegenüber dem Refe renztaktsignal RCLK2 niedriger als der Referenzphasenwert ist, bleibt das Phasenverschiebungs-Steuersignal INV deakti viert. Vorzugsweise beträgt der Referenzphasenwert 180° bzw. π.

Wenn das Phasenverschiebungs-Steuersignal INV aktiviert ist, invertiert die Phasenverschiebungseinheit 23 das verzögerte Taktsignal DCLK2, um das Voraustaktsignal ICLK2 zu generie ren. Das Verzögerungssteuerungs-Freigabesignal BYE wird zu dem Zweck aktiviert, die Verzögerungssteuereinheit 25 zu ak tivieren, wenn festgestellt wurde, ob das verzögerte Taktsig nal DCLK2 invertiert wurde oder nicht, d. h. ob das Phasenver schiebungs-Steuersignal aktiviert ist oder nicht.

Die Verzögerungssteuereinheit 22 erfaßt die Phasendifferenz zwischen dem Referenztaktsignal RCLK2 und dem Rückkopplungs signal FCLK2, um das analoge Startsignal START und die Gruppe von Zählsignalen QC bereitzustellen. Die Zählsignalgruppe QC umfasst eine Anzahl n von Signalen, d. h. Signale QC[i], mit i = 1, . . ., n. Die Zählsignale QC[i] werden gemäß der Phasendif ferenz zwischen dem Referenztaktsignal RCLK2 und dem Rück kopplungssignal FCLK2 in wachsender Anzahl, d. h. mit anstei gendem Parameter i, aktiviert. Die Anzahl der in der variab len Verzögerungsschaltung 22 aktivierten Verzögerungseinhei ten wird somit durch die Zählsignalgruppe QC gesteuert. Ge nauer gesagt, wird die Anzahl an in der variablen Verzöge rungsschaltung 22 aktivierten Verzögerungseinheiten durch die Breite der Phasendifferenz zwischen dem Referenztaktsignal RCLK2 und dem Rückkopplungssignal FCLK2 bestimmt.

Das analoge Startsignal START wird zu dem Zweck aktiviert, die phasenerfassende Pumpschaltung 26 zu aktivieren, nachdem die Anzahl an in der variablen Verzögerungsschaltung 22 frei gegebenen Verzögerungseinheiten bestimmt ist.

Fig. 3 zeigt eine Realisierung der variablen Verzögerungs schaltung 22 von Fig. 2 in einem Blockschaltbild. Wie daraus ersichtlich, beinhaltet die variable Verzögerungsschaltung 22 eine Anzahl n von Verzögerungseinheiten 31_i, mit i = 1, . . ., n. Die Anzahl n von Verzögerungseinheiten wird durch die Zähl signalgruppe QC[n : 1] gesteuert.

Jede Verzögerungseinheit 31_i empfängt Daten über einen ers ten Eingangsanschluß D1 und einen zweiten Eingangsanschluß D2 und gibt Daten über einen Ausgangsanschluß out ab. Die Verzö gerungseinheiten 31_1 verzögern ein über den zweiten Ein gangsanschluß D2 eingegebenes Signal um einen vorgegebenen Verzögerungswert Td, um den verzögerten Wert auszugeben, wenn das zu der jeweiligen Verzögerungseinheit gehörige Zählsignal QC[i] aktiviert ist. Wenn das zugehörige Zählsignal QC[i] de aktiviert ist, wird das über den ersten Eingangsanschluß D2 eingegebene Signal um den Verzögerungswert Td verzögert, um den verzögerten Wert auszugeben. Es ist jeweils ein Signal der Zählsignalgruppe QC[n : 1] aktiviert.

An den ersten Eingangsanschluß D1 der ersten Verzögerungsein heit 31_n wird eine Massespannung Vss angelegt, während an den ersten Eingangsanschluß D1 einer jeweils nächsten Verzö gerungseinheit 31_i, mit i = n-1, . . ., 1, das Ausgangssignal der jeweils vorherigen Verzögerungseinheit angelegt wird. Das Re ferenztaktsignal RCLK2 wird an den zweiten Eingangsanschluß D2 der Verzögerungseinheiten 31_i, mit i = 1, . . ., n, angelegt.

Wenn folglich das Zählsignal QC[n], das die erste Verzöge rungseinheit 31 n freigibt, aktiviert wird, wird das Refe renztaktsignal RCLK2 über den zweiten Eingangsanschluß D2 der Verzögerungseinheit 31_n eingegeben, um ein Signal abzugeben, das durch n Verzögerungseinheiten verzögert ist. Daher ist das Ausgangssignal DCLK2 der letzten Verzögerungseinheit 31_1 um n.Td gegenüber dem Referenztaktsignal RCLK2 verzögert.

Wenn das die letzte Verzögerungseinheit 31_1 freigebende Zählsignal QC[1] aktiviert wird, wird das Referenztaktsignal RCLK2 über den zweiten Eingangsanschluß D2 der Verzögerungs einheit 31_1 eingegeben, um ein Signal abzugeben, das durch eine Verzögerungseinheit verzögert ist. Daher wird in diesem Fall das Ausgangssignal DCLK2 der letzten Verzögerungseinheit 31_1 um Td gegenüber dem Referenztaktsignal RCLK2 verzögert.

Somit umfasst erfindungsgemäß die variable Verzögerungsschal tung n Verzögerungseinheiten, die durch die Zählsignalgruppe QC gesteuert werden, wobei das Ausgangssignal der letzten Verzögerungseinheit 31_1 der variablen Verzögerungsschaltung 22 das verzögerte Taktsignal DCLK2 darstellt. Die variable Ver zögerungsschaltung 22 kann zusätzlich eine Verzögerungseinheit aufweisen, die unabhängig von der Aktivierung des Zählsignals QC freigegeben wird. Weiter alternativ kann sie Verzögerungsein heiten beinhalten, welche das Referenztaktsignal für eine vom Verzögerungswert Td verschiedene Zeitspanne verzögern.

Sobald die Anzahl an Verzögerungseinheiten der variablen Ver zögerungsschaltung 22 festliegt, wird das analoge Startsignal START auf hohen Pegel aktiviert. Die Anzahl an Verzögerungs einheiten der variablen Verzögerungsschaltung 22 wird dann nicht mehr geändert, und die phasenerfassende Pumpschaltung 26 wird aktiviert.

Fig. 4 zeigt in einem Blockschaltbild eine Realisierung der Phasenumkehr-Steuereinheit 27 von Fig. 2. Fig. 5A stellt ein Zeitsteuerungsdiagramm für die Haupteinheiten von Fig. 4 dar, wenn die Phasendifferenz des verzögerten Taktsignals TCLK2 gegenüber dem Referenztaktsignal RCLK2 180° oder weniger be trägt, während Fig. 5B ein entsprechendes Zeitsteuerungsdia gramm für den Fall zeigt, dass diese Phasendifferenz 180° oder mehr beträgt.

Wie aus Fig. 4 ersichtlich, werden in der Phasenumkehr-Steu ereinheit 27 enthaltene Flip-Flops 45, 47, 57 und 59 durch Aktivierung eines Initialisierungssignals INITB freigegeben. Das Initialisierungssignal INITB wird aktiviert, wenn eine stabile externe Spannungsversorgung anliegt oder ein anfäng liches Betriebsmodusprogramm im Fall eines synchronen DRAM, d. h. eines SDRAM, abgeschlossen ist.

Der Betrieb der Phasenumkehr-Steuereinheit 27 für den Fall, dass eine Phasendifferenz Q₁ des verzögerten Taktsignals TCLK2 gegenüber dem Referenztaktsignal RCLK2 von π oder weni ger vorliegt, wird nachfolgend unter Bezugnahme auf die Fig. 4 und 5A erläutert. Anfänglich liegen die Ausgangssignale N46 und N48 von NAND-Gattern 49 und 51 auf hohem Pegel. Das Pha senverschiebungs-Steuersignal INV liegt anfänglich auf nied rigem Pegel, und ein Ausgangssignal N50 eines Inverters 55 liegt anfänglich auf hohem Pegel.

Wenn das verzögerte Taktsignal DCLK2, das ein Takteingangs signal für die Flip-Flops 45 und 47 generiert, auf hohen Lo gikpegel aktiviert wird, gelangt das Referenztaktsignal RCLK2 auf hohen Logikpegel, wie zu einem Zeitpunkt t1 in Fig. 5A veranschaulicht. Während das Ausgangssignal N46 des NAND- Gatters 49 auf hohem Pegel gehalten wird, gelangt das Aus gangssignal N48 des NAND-Gatters 51 auf niedrigen Pegel. Da durch bleibt das Phasenverschiebungs-Steuersignal INV wie bisher auf niedrigem Pegel. Das Ausgangssignal N50 des Inver ters 55 wechselt auf niedrigen Pegel. Das Initialisierungs signal INITB wird auf niedrigem Pegel aktiviert, und dann wird das Verzögerungssteuerungs-Freigabesignal BYE in Abhän gigkeit von der zweiten ansteigenden Flanke des zum zweiten Mal aktivierten verzögerten Taktsignals DCLK2 aktiviert.

Der Betrieb der Phasenumkehr-Steuereinheit 27 wird nachste hend unter Bezugnahme auf die Fig. 4 und 5B für den Fall er läutert, dass eine Phasendifferenz Q2 des verzögerten Takt signals DCLK2 gegenüber dem Referenztaktsignal RCLK2 von π oder mehr vorliegt. Ähnlich zum Fall von Fig. 5A liegen die Ausgangssignale N46 und N48 der NAND-Gatter 49 und 51 anfäng lich auf hohem Pegel. Das Phasenverschiebungs-Steuersignal INV liegt anfänglich auf niedrigem Pegel, und das Ausgangs signal N50 des Inverters 55 liegt anfänglich auf hohem Pegel.

Wenn das verzögerte Taktsignal DCLK2, das ein Takteingangs signal für die Flip-Flops 45 und 47 generiert, auf einen ho hen Logikpegel aktiviert wird, liegt das Referenztaktsignal RCLK2 auf hohem Pegel, wie zu einem Zeitpunkt t1 in Fig. 5B dargestellt. Daher gelangt ein Ausgangssignal N46 des NAND- Gatters 49 auf niedrigen Pegel. Das Ausgangssignal N48 des NAND-Gatters 51 wird auf hohem Pegel gehalten. Daher wird das Phasenverschiebungs-Steuersignal INV auf einen hohen Logikpe gel aktiviert. Das Initialisierungssignal INITB wird auf niedrigen Pegel aktiviert, und dann wird das Verzöge rungssteuerungs-Freigabesignal BYE in Abhängigkeit von der zweiten ansteigenden Flanke des zum zweiten Mal aktivierten verzögerten Taktsignals DCLK2 auf hohen Pegel aktiviert.

Wie oben erläutert, wird das Verzögerungssteuerungs- Freigabesignal BYE an einem Punkt aktiviert, an welchem die zwei Takte beide auf einem hohen Logikpegel liegen, nachdem die Aktivierung des Phasenverschiebungs-Steuersignals INV festgestellt wurde, und aktiviert die Verzögerungssteuerein heit 25, siehe Fig. 2. Das Phasenverschiebungs-Steuersignal INV wird aktiviert, wenn die Phasendifferenz des verzögerten Taktsignals DCLK2 gegenüber dem Referenztaktsignal RCLK2 π oder mehr beträgt, und der Aktivierungszustand wird beibehal ten, wenn die Phasendifferenz innerhalb von π liegt.

Fig. 6 zeigt als Blockschaltbild eine Realisierung der Verzö gerungssteuereinheit 25 von Fig. 2. Wie daraus ersichtlich, beinhaltet diese Verzögerungssteuereinheit 25 eine Verschie bungssteuereinheit 61 und ein Schieberegister 63.

Die Verschiebesteuereinheit 61 wird durch Aktivierung des Verschiebungssteuerungs-Freigabesignals BYE aktiviert und er faßt die Phasendifferenz zwischen dem Referenztaktsignal RCLK2 und dem Rückkopplungstaktsignal FCLK2, um ein Register steuersignal RSTB und das analoge Startsignal START zu erzeu gen. Das analoge Startsignal START ist ein Signal, das die phasenerfassende Pumpschaltung 26 aktiviert, nachdem die An zahl an freigegebenen Verzögerungseinheiten in der variablen Verzögerungsschaltung 22 bestimmt ist. Das analoge Startsig nal START gelangt auf hohen Pegel, wenn die Anzahl der Verzö gerungseinheiten der variablen Verzögerungsschaltung 22 gemäß Fig. 2 eingestellt ist. Das Registersteuersignal RSTB geht in einen Logikzustand, wobei dessen Phase mit derjenigen des Rückkopplungssignals FCLK2 korrespondiert, das gegenüber dem Referenztaktsignal RCLK2 nachhinkt. Das Registersteuersignal RSTB steuert das Schieberegister 63.

Das Schieberegister 63 wird durch das Registersteuersignal RSTB aktiviert und empfängt das Rückkopplungssignal FCLK2, um eine Zählsignalgruppe QC[n : 1] mit n Signalen zu erzeugen. Die Zählsignalgruppe QC[n : 1] ist eine Signalgesamtheit, bei der eines der n Signale aktiviert wird. Die Zählsignalgruppe QC[n : 1] aktiviert ein Signal, das die Anzahl an Verzögerungs einheiten der Verzögerungsstufe 31 der variablen Verzöge rungsschaltung 22 gemäß Fig. 2 erhöht, immer dann während ei nes Intervalls, in welchem das Registersteuersignal RSTB auf hohem Pegel liegt, wenn das Rückkopplungssignal FCLK2 akti viert ist.

Fig. 7 zeigt als Blockschaltbild eine Realisierung der Ver schiebesteuereinheit 61 von Fig. 6. Fig. 8 zeigt ein Zeit steuerungsdiagramm der hauptsächlichen, sich auf Fig. 7 be ziehenden Signale. In einem Intervall T1 von Fig. 8 geht die Phase des Rückkopplungssignals FCLK2 derjenigen des Referenz taktsignals RCLK2 vor. In einem Intervall T2 von Fig. 8 bleibt die Phase des Rückkopplungssignals FCLK2 gegenüber derjenigen des Referenztaktsignals RCLK2 zurück.

Die Verschiebesteuereinheit 61 wird nachstehend unter Bezug nahme auf die Fig. 7 und 8 erläutert. Sie enthält zwei Flip- Flops 71, 73 und einen Zwischenspeicher 77. Die Flip-Flops 71, 73 und der Zwischenspeicher 77 werden durch Aktivierung des Verzögerungssteuerungs-Freigabesignals BYE freigegeben. Anfänglich befindet sich ein Ausgangssignal N80 des Zwischen speichers 77 auf hohem Pegel, während sich das analoge Start signal START anfänglich auf niedrigem Pegel befindet. Das Re gistersteuersignal RSTB liegt anfänglich auf hohem Pegel.

Dadurch ergibt sich folgender Betrieb der Verschiebungssteu ereinheit 61 während des Intervalls T1 von Fig. 8, in welchem die Phase des Rückkopplungstaktsignals FCLK2 derjenigen des Referenztaktsignals RCLK2 voreilt. Im Intervall T1 befindet sich das Referenztaktsignal RCLK2, welches ein Dateneingabe signal des Flip-Flops 71 darstellt, auf niedrigem Pegel, wenn das Rückkopplungssignal FCLK2, das ein Takteingabesignal des Flip-Flops 71 darstellt, zu einem gezeigten Zeitpunkt t1 ak tiviert wird. Dadurch wird ein Ausgangssignal N72 des Flip- Flops 71 auf einem niedrigen Logikpegel gehalten. Ein Aus gangssignal N74 des Flip-Flops 73 gelangt zu dem Zeitpunkt auf hohen Pegel, zu welchem das Rückkopplungssignal FCLK2 aktiviert wird. Hingegen wird ein Ausgangssignal N76 eines NAND-Gatters 75 auf einem hohen Logikpegel gehalten, so dass das Ausgangssignal N80 des Zwischenspeichers 77 auf einem ho hen Logikpegel gehalten wird. Entsprechend werden das analoge Startsignal START und das Registersteuersignal RSTB auf ihrem niedrigen bzw. hohen Logikpegel und damit ihrem anfänglichen Zustand gehalten. Im Intervall T1 wird daher die phasenerfas sende Pumpschaltung 26 von Fig. 2 nicht aktiviert, und das Schieberegister 63 von Fig. 6 wird aktiviert, um die Anzahl von Verzögerungseinheiten der variablen Verzögerungsschaltung 22 von Fig. 2 zu steuern.

Nachstehend wird der Betrieb der Verschiebungssteuereinheit 61 im Intervall T2 von Fig. 8 erläutert, in welchem die Phase des Rückkopplungssignals FCLK2 derjenigen des Referenztakt signals RCLK2 nacheilt. Zu einem Zeitpunkt t2, zu dem das Rückkopplungssignal FCLK2 aktiviert wird, das ein Taktein gangssignal des Flip-Flops 71 darstellt, befindet sich das Referenztaktsignal RCLK2, das ein Dateneingabesignal des Flip-Flops 71 darstellt, auf hohem Pegel. Das Ausgangssignal N72 des Flip-Flops 71 gelangt auf hohen Pegel. Daher wechselt das Ausgangssignal N76 des NAND-Gatters 75 auf niedrigen Lo gikpegel, und das Ausgangssignal N80 des Zwischenspeichers 77 wechselt ebenfalls auf niedrigen Pegel. Das analoge Startsig nal START geht auf hohen Logikpegel über, so dass die phasen erfassende Pumpschaltung 26 von Fig. 2 aktiviert wird. Das Registersteuersignal RSTB gelangt auf niedrigen Pegel, so dass das Schieberegister 63 von Fig. 6 aktiviert wird.

Fig. 9 zeigt als Blockschaltbild eine Realisierung der Pha senverschiebungseinheit 23 von Fig. 2. Wie daraus ersicht lich, beinhaltet die Phasenverschiebungseinheit 23 ein ers tes, zweites und drittes Logikgatter 91, 93 und 95. Das erste Logikgatter 91 invertiert das verzögerte Taktsignal DCLK2 und gibt das invertierte Signal ab, wenn das Phasenverschiebungs- Steuersignal INV deaktiviert ist. Das zweite Logikgatter 93 invertiert das invertierte Signal des verzögerten Taktsignals DCLK2 und gibt das invertierte Signal ab, wenn das Phasenver schiebungs-Steuersignal INV aktiviert ist. Das dritte Logik gatter 95 führt eine NAND-Verknüpfung eines Ausgangssignals N93 des ersten Logikgatters 91 mit einem Ausgangssignal N94 des zweiten Logikgatters 93 aus und gibt ein entsprechendes Ausgangssignal ab.

Vorzugsweise ist das Ausgangssignal des dritten Logikgatters 95 mit dem Voraustaktsignal ICLK2 verknüpft. Das Voraustakt signal hat dieselbe Phase wie das verzögerte Taktsignal DCLK2, wenn das Phasenverschiebungs-Steuersignal INV deakti viert ist. Das Voraustaktsignal ICLK2 hat dieselbe Phase wie das invertierte Signal des verzögerten Taktsignals DCLK2.

Unter nochmaliger Bezugnahme auf Fig. 2 lässt sich der Be triebsablauf der dortigen Verzögerungsregelkreisschaltung 20 wie folgt beschreiben. Die Phasendifferenz des verzögerten Taktsignals DCLK2 gegenüber dem Referenztaktsignal RCLK2 wird erfasst, um festzustellen, ob das verzögerte Taktsignal DCLK2 invertiert wird oder nicht. Wenn die Inversion des verzöger ten Taktsignals DCLK2 festgestellt wird, wird die Anzahl von Verzögerungseinheiten in der variablen Verzögerungsschaltung 22 bestimmt. Nach Bestimmung der Anzahl von Verzögerungsein heiten in der variablen Verzögerungsschaltung 22 erfährt die Verzögerungszeit gemäß der variablen Verzögerungsschaltung eine Analogsteuerung durch das Analogsteuersignal VCON2, das von der phasenerfassenden Pumpschaltung 26 abgegeben wird.

Während oben ein mögliches Ausführungsbeispiel des erfin dungsgemäßen Verzögerungsregelkreises und eines zugehörigen Verzögerungssynchronisationsverfahrens beschrieben wurden, versteht es sich, dass die Erfindung generell für alle Syn chronisationsregelkreise anwendbar ist, die ein Voraustakt signal synchron zu einem Referenztaktsignal erzeugen. Als weitere Modifikation kann vorgesehen sein, dass das von der Phasenverschiebungseinheit 23 abgegebene Voraustaktsignal ICLK2, das im oben beschriebenen Beispiel der Verzögerungs steuereinheit 25 und der phasenerfassenden Pumpschaltung 26 über die Verzögerungskompensationsschaltung 24 zugeführt wird, der Verzögerungssteuereinheit 25 und der phasenerfas senden Pumpschaltung 26 direkt zugeführt werden kann.

Claims

1. Verzögerungsregelkreisschaltung zur Erzeugung eines Vor austaktsignals (ICLK2) synchron zu einem Referenztaktsignal (RCLK2), mit

- einer phasenerfassenden Pumpschaltung (26) zur Erfassung der Phasendifferenz zwischen einem mit dem Voraustaktsignal verknüpften Signal und einem mit dem Referenztaktsignal ver knüpften Signal, um ein Steuersignal (VCON2) bereitzustellen, das einen Spannungspegel in Abhängigkeit von der Richtung der Phasendifferenz steuert, und
- einem Schaltkreis (22) für variable Verzögerung, der das Referenztaktsignal in Abhängigkeit vom Spannungspegel des von der phasenerfassenden Pumpschaltung zugeführten Steuersignals verzögert,

gekennzeichnet durch

- eine Phasenumkehr-Steuereinheit (27) zum Vergleichen der Phase des Referenztaktsignals (RCLK2) mit derjenigen eines durch den Schaltkreis (22) für variable Verzögerung verzöger ten Taktsignals (DCLK2), um ein Phasenverschiebungs-Steuer signal (INV) zu erzeugen, und
- eine Phasenverschiebungseinheit (23), die das Voraus taktsignal (ICLK2) durch Verschieben des verzögerten Taktsig nals um einen Referenzphasenwert erzeugt, wenn die Phasendif ferenz des verzögerten Taktsignals gegenüber dem Referenz taktsignal größer als der Referenzphasenwert ist, und keine Phasenverschiebung vornimmt, wenn die Phasendifferenz des verzögerten Taktsignals gegenüber dem Referenztaktsignal ge ringer als der Referenzphasenwert ist.

2. Verzögerungsregelkreisschaltung nach Anspruch 1, weiter dadurch gekennzeichnet, dass der Referenzphasenwert 180° bzw. π beträgt.

3. Verzögerungsregelkreisschaltung nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass das Phasenverschiebungs- Steuersignal aktiviert wird, wenn die Phasendifferenz des verzögerten Taktsignals gegenüber dem Referenztaktsignal hö her als der Referenzphasenwert ist.

4. Verzögerungsregelkreisschaltung nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die Phasenver schiebungseinheit folgende Elemente enthält:

- ein erstes Logikgatter (91), das durch Deaktivierung des Phasenverschiebungs-Steuersignals (INV) aktiviert wird und das verzögerte Taktsignal (DCLK2) invertiert,
- ein zweites Logikgatter (93), das durch Aktivierung des Phasenverschiebungs-Steuersignals aktiviert wird und das in vertierte verzögerte Taktsignal invertiert, und
- ein drittes Logikgatter (95) zur NAND-Verknüpfung des Ausgangssignals des ersten Logikgatters und des Ausgangssig nals des zweiten Logikgatters, um ein Ausgangssignal zu er zeugen, welches dieselbe Phase wie das verzögerte Taktsignal hat, wenn das Phasenverschiebungs-Steuersignal deaktiviert ist, und dieselbe Phase wie das invertierte verzögerte Takt signal hat, wenn das Phasenverschiebungs-Steuersignal akti viert ist.

5. Verzögerungsregelkreisschaltung nach einem der Ansprüche 1 bis 4, weiter gekennzeichnet durch eine Verzögerungssteuer einheit (25), welche die Phasendifferenz zwischen dem Refe renztaktsignal und einem Rückkopplungstaktsignal vergleicht, um ein Ausgangssignal zur Steuerung des Maßes an Verzögerung des Referenztaktsignals zu liefern, wobei die Verzögerungs steuereinheit in Abhängigkeit von einem durch die Phasenum kehr-Steuereinheit (27) erzeugten Verzögerungssteuerungs- Freigabesignal (BYE) aktiviert wird.

6. Verzögerungsregelkreisschaltung zur Erzeugung eines Vor austaktsignals (ICLK2) synchron zu einem Referenztaktsignal (RCLK2), mit

dadurch gekennzeichnet, dass

- eine Verzögerungssteuereinheit (25) vorgesehen ist, wel che die Phasendifferenz eines mit dem Voraustaktsignal ver knüpften Signals gegenüber dem Referenztaktsignal (RCLK2) er fasst, um damit eine Zählsignalgruppe (QC) zu versorgen, wel che die Anzahl von wirksamen Verzögerungseinheiten im Schalt kreis (22) für variable Verzögerung steuert, und
- der Schaltkreis (22) für variable Verzögerung mehrere Verzögerungseinheiten umfasst, welche das Referenztaktsignal zur Erzeugung des Voraustaktsignals in Abhängigkeit vom Span nungspegel des von der phasenerfassenden Pumpschaltung zuge führten Steuersignals verzögern, wobei die Anzahl von in den Schaltkreis für variable Verzögerung einbezogenen Verzöge rungseinheiten außerdem durch die Phasendifferenz des mit dem Voraustaktsignal verknüpften Signals gegenüber dem Referenz taktsignal gesteuert wird.

7. Verzögerungsregelkreisschaltung nach Anspruch 6, weiter gekennzeichnet durch eine Phasenverschiebungseinheit (23), welche die Phase des verzögerten Taktsignals mit derjenigen des Referenztaktsignals vergleicht und die Phase des verzö gerten Taktsignals in Abhängigkeit von der durch den Ver gleich festgestellten Phasendifferenz verschiebt, um das Vor austaktsignal zu erzeugen.

8. Verzögerungsregelkreisschaltung zur Erzeugung eines Vor austaktsignals (ICLK2) synchron zu einem Referenztaktsignal (RCLK2), mit

dadurch gekennzeichnet, dass

- der Schaltkreis (22) für variable Verzögerung mehrere Verzögerungseinheiten umfasst und das Referenztaktsignal zur Erzeugung des Voraustaktsignals verzögert und
- eine Verzögerungssteuereinheit (25) vorgesehen ist, wel che die Phasendifferenz eines mit dem Voraustaktsignal ver knüpften Signals gegenüber dem Referenztaktsignal erfasst, um damit eine Zählsignalgruppe (QC) zu versorgen, welche die An zahl wirksamer Verzögerungseinheiten im Schaltkreis für variable Verzögerung steuert, wobei die Anzahl aktivierter Verzö gerungseinheiten der Schaltung für variable Verzögerung au ßerdem durch die Frequenz des Referenztaktsignals gesteuert wird.

9. Verzögerungssynchronisationsverfahren unter Verwendung einer Verzögerungsregelkreisschaltung nach einem der Ansprü che 1 bis 8 zur Erzeugung eines Voraustaktsignals (ICLK2) synchron zu einem Referenztaktsignal (RCLK2), gekennzeichnet durch folgende Schritte:

a) Verzögern des Referenztaktsignals zur Erzeugung eines verzögerten Taktsignals (DCLK2),
b) Feststellen, ob die Phasendifferenz zwischen dem verzö gerten Taktsignal und dem Referenztaktsignal größer als ein vorgegebener Referenzphasenwert ist,
c) Verschieben der Phase des verzögerten Taktsignals, wenn die Phasendifferenz größer als der Referenzphasenwert ist, um das Voraustaktsignal zu erzeugen, und
d) Steuern des Maßes an Verzögerung des Referenztaktsignals im Schritt a.

10. Verzögerungssynchronisationsverfahren nach Anspruch 9, weiter dadurch gekennzeichnet, dass der Referenzphasenwert auf den Wert π gesetzt wird.

11. Verzögerungssynchronisationsverfahren für einen Schalt kreis für variable Verzögerung, der ein Voraustaktsignal syn chron zu einem empfangenen Referenztaktsignal unter Verwen dung mehrerer Verzögerungseinheiten erzeugt, gekennzeichnet durch folgende Schritte:

- Erfassen der Phasendifferenz eines mit einer Phase des Voraustaktsignals (ICLK2) verknüpften Rückkopplungssignals (FCLK2) gegenüber dem Referenztaktsignal (RCLK2),
- Invertieren der Phase des Rückkopplungssignals, wenn die Phasendifferenz größer als π ist,
- Steuern der Anzahl aktivierter Verzögerungseinheiten der Schaltung für variable Verzögerung in Abhängigkeit von einer Breite der Phasendifferenz und
- Verzögern des Referenztaktsignals um eine Verzögerungs zeit, die in Abhängigkeit von der Richtung der Phasendiffe renz variiert wird, um das Voraustaktsignal zu erzeugen.