DE69415090T2

DE69415090T2 - Taktgeneratorsystem mit Mehrfachfrequenz am Ausgang

Info

Publication number: DE69415090T2
Application number: DE69415090T
Authority: DE
Inventors: C. John Saratoga Ca 95020 Grebenkemper; Kinying San Jose Ca 95148 Kwan; Duc Ngoc Santa Cruz Ca 95051 Le; Frank San Jose Ca 95127 Mikalauskas; Russell N. San Jose Ca 95148 Mirov
Original assignee: Tandem Computers Inc
Current assignee: Tandem Computers Inc
Priority date: 1993-07-02
Filing date: 1994-06-20
Publication date: 1999-05-20
Anticipated expiration: 2014-06-21
Also published as: EP0632378B1; EP0632378A3; KR950003948A; US5371417A; DE69415090D1; AU684436B2; JP3181876B2; JP2803992B2; JPH07170174A; AU7052696A; EP0632378A2; JPH10336019A; CA2124746A1; CN1102892A; US5461332A; US5491442A; AU6614894A; US5539328A; AU674579B2

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft allgemein digitale Datenverarbeitungssysteme und genauer ein Taktgeneratorsystem, das eine Anzahl von Taktsignalen erzeugt, von welchen einige von einer Frequenz sind, die sich von den anderen unterscheidet.
Heutzutage konstruierte Datenverarbeitungssysteme verwenden oft eine Anzahl von individuellen integrierten Schaltungskomponenten, die auf gedruckten Leiterplatten montiert und elektrisch miteinander verbunden sind. Zum synchronen Betrieb von Datenverarbeitungssystemen ist häufig ebenfalls eine Quelle eines digitalen Taktsignals vorgesehen, das zu den integrierten Schaltungsvorrichtungen verteilt wird, die auf jener Platte montiert sind. Für Taktsignale niedrigerer Frequenz (z. B. Taktsignale in der Größenordnung von 1 MHz und weniger) wird ein Taktversatz kein signifikantes Problem sein. Jedoch kann, da Systeme entwickelt werden, um Taktfrequenzen zu verwenden, die viel höher sind (z. B. größer als 1 20 MHz), ein Taktversatz (d. h. die Differenz zwischen dem Auftreten eines Übergangs eines Taktsignals, wie es an Punkten relativ zu jenem Auftreten an einem anderen Punkt zu erkennen ist) ein signifikantes Problem werden.
Eine Lösung ist, Informationsübertragungen zwischen integrierten Schaltungen asynchron durch Zwischenregister oder ähnliches handzuhaben. Ein anderer Ansatz ist, Phasenregelkreise (PLLs) zu verwenden, jedoch erfordern diese Vorrichtungen oft ein Referenzsignal, um eine Phasenrelation zwischen der Referenz und den Ausgangstaktsignalen aufrecht zu erhalten. Manchmal gibt es ein Zittern, auf das man zwischen den Taktsignalen des Vergleichs trifft, was ein Zittern in den Ausgangssignalen erzeugt. Zusätzlich neigen PLLs, die in analoger Form implementiert sind, dazu, anfällig für Leistungsversorgungsstörungen zu sein. Zusätzlich erfordern analoge PLLs zusätzliche Komponenten.
Die DE-A-25 32 587 offenbart eine Schaltungsanordnung zum Überwachen der Funktionalität von Taktgeneratoren, die beim Bereitstellen von Zeitsteuertakten für ein Telefonnetzwerk verwendet werden sollen. Zeitsteuertakte, die durch die zwei Taktgeneratoren erzeugt werden, werden durch eine Anordnung von Gates verglichen, und im Fall einer Diskrepanz zwischen Zeiten von Signalen von den zwei Takten wird ein Rückstellimpuls an die Frequenzteiler der zwei Taktgeneratoren geschickt, um die zwei Takte zu resynchronisieren.
Die vorliegende Erfindung ist in den angefügten Ansprüchen definiert. Sie schafft ein Taktgeneratorsystem, das ein Paar von im wesentlichen identisch strukturierten Taktgeneratoreinheiten enthält, die jeweils als "Hauptteil" und "Schatten" bezeichnet werden. Die Taktgeneratoreinheiten arbeiten in Verriegelungsschrittsynchronisation, damit jeder eine Mehrzahl von Hochfrequenztaktsignalen von wenigstens zwei (vorzugsweise drei) verschiedenen (aber aufeinander bezogenen) Frequenzen erzeugt. Nur die Taktsignale, die von der Haupttaktgeneratoreinheit erzeugt werden, werden durch das Gerät verteilt, das das Taktgeneratorsystem enthält. Die Taktsignale, die von der Schattentaktgeneratoreinheit erzeugt werden, werden mit ihren Gegenstücken verglichen, die von der Haupttaktgeneratoreinheit erzeugt werden, durch eine selbsttestende Fehlerprüflogik, um einen richtigen Betrieb des Taktgeneratorsystems sicherzustellen.
Bei der bevorzugten Ausführung der Erfindung enthält jede Taktgeneratoreinheit einen konfigurierbaren Frequenzteiler, der ein von einem Oszillator erzeugtes Haupttaktsignal empfängt, um davon drei verschiedene geteilte Versionen von Haupttaktsignalen bereitzustellen, von denen zwei selektiv modifizierbar sind. Die Taktsignale, die von dem Frequenzteiler erzeugt werden, werden an eine Registrationsausgabeeinheit gekoppelt, die Zustandsübergänge der Taktsignale ausrichtet, bevor sie das Taktgeneratorsystem zur Verteilung verlassen, und zu bestimmten Gruppen der Taktsignale einen wählbaren Versatz hinzufügt, der bekannte Taktverzögerungen kompensiert, die durch eine Art einer integrierten Schaltung gegenüber einer anderen Art von Einheit auftreten werden.
Die selbsttestende zweikanalige Fehlerdetektionslogik empfängt die Taktsignalausgaben, die von den zwei Taktgeneratoren erzeugt wurden, um eine mit der anderen zu vergleichen. Wenn ein Fehler in irgend einem der Taktsignale, die von irgend einer der Taktgeneratoreinheiten erzeugt wurden, detektiert wird, wird ein Fehlersignal erzeugt und gespeichert. Zusätzlich wird das Fehlersignal an eine Rückstellschaltung gekoppelt, um die Frequenzteiler der zwei Taktgeneratoren zurückzustellen, was das Taktgeneratorsystem mit einer Selbstrückstelleigenschaft versieht.
Die Fig. 1 ist ein vereinfachtes Blockdiagramm des Taktgeneratorsystems der vorliegenden Erfindung, wobei das System als die zwei individuellen Taktgeneratoreinheiten (Hauptteil und Schatten) enthaltend und die Gesamtkonstruktion jeder Taktgeneratoreinheit illustriert ist,
Fig. 2 ist eine vereinfachte Darstellung einer gedruckten Schaltungsplatte, die das Taktgeneratorsystem der vorliegenden Erfindung tragen kann, wobei eine Verteilung von Taktsignalen darauf illustriert ist, und Verzögerungen an bestimmten integrierten Schaltungen im Gegensatz zu anderen integrierten Schaltungen auftreten können, wofür eine Taktverschiebungskompensation hinzugefügt ist,
Fig. 3 ist ein schematisches Diagramm der konfigurierbaren Frequenzteilerlogik, die in der Fig. 1 gezeigt ist,
Fig. 4 ist eine Illustration der Registrationsausgabeschaltung, die in der Fig. 1 verwendet wird,
Fig. 5 ist ein Blockdiagramm der selbsttestenden Fehlerdetektionslogik, die zum Überprüfen von Ausgaben einer Taktgeneratoreinheit von Fig. 1 gegenüber der anderen verwendet wird,
Fig. 6 ist eine Illustration des zweikanaligen Überprüfers, der als ein Basisaufbaublock für die selbsttestende Fehlerdetektionslogik von Fig. 5 verwendet wird,
Fig. 7 ist eine Illustration eines Teils eines Fehlerbaums, der bei der Fehlerdetektionslogik von Fig. 5 verwendet wird,
Fig. 8 ist ein schematisches Diagramm der Fehlerberichtslogik, die einen Teil der Fehlerdetektionslogik von Fig. 5 bildet,
Fig. 9 ist ein schematisches Diagramm der Rücksetzlogik, die einen Teil der Taktgeneratoreinheit von Fig. 1 bildet,
Fig. 10 illustriert das Separieren der Taktsignale, die das Takterzeugungssystem von Fig. 1 verlassen, durch Leistung und Erdung, und
Fig. 11 ist eine Schaltungsdiagrammdarstellung des Abschlusses, der verwendet wird, um Taktsignalreflexionen an den Taktverteilungsleitungen zu minimieren, die Taktsignale von dem Taktgeneratorsystem von Fig. 1 zu verschiedenen der Vorrichtungen übermitteln, die in der Fig. 2 gezeigt sind.
Unter Zuwendung nun zu den Figuren und für den Moment speziell der Fig. 1, ist dort ein Taktgeneratorsystem dargestellt, das gemäß der vorliegenden Erfindung aufgebaut ist. Allgemein bezeichnet mit dem Bezugszeichen 10 enthält das Taktgeneratorsystem ein Paar von im wesentlichen identisch aufgebauten Taktgeneratoreinheiten 12a ("Haupteinheit") und 12b ("Schatten"). Beide Taktgeneratoreinheiten 12a, 12b empfangen dasselbe Eingangssignal und schaffen dieselben Ausgangs- (Takt-) Signale. Jedoch sind es nur die Taktausgangssignale der Haupttaktgeneratoreinheit 12a, die von anderen synchron getakteten Vorrichtungen verwendet werden. Da, wie angegeben ist, die zwei Taktgeneratoreinheiten 12a, 12b im wesentlichen identisch im Aufbau sind, wird nur eine Erläuterung der Haupttaktgeneratoreinheit 12a bereitgestellt, wobei jedoch zu verstehen ist, daß die Erläuterung in gleicher Weise für die Schattentaktgeneratoreinheit 12b gilt, wenn nichts anderes angegeben ist.
Wie die Fig. 1 zeigt, empfängt die Haupttaktgeneratoreinheit 12a an Eingangsempfängern 16, 18 (über einen Puffer 22) ein Taktsignal, das das Produkt eines Taktoszillators 20 ist. Der Eingangsempfänger 16 empfängt den Takt direkt, wobei er davon ein EARLY_CLK-Signal bereitstellt. Der Eingangsempfänger 18 empfängt andererseits dasselbe Taktsignal, jedoch verzögert durch die (variable) Verzögerungsleitung 24 um bis zu drei Nanosekunden, wobei er davon ein ON_TIME_CLK-Taktsignal bereitstellt.
Ein konfigurierbarer Frequenzteiler 30 empfängt das ON_TIME_CLK Taktsignal, wobei er arbeitet, um davon drei separate Taktsignale F_CLK, M_CLK und L_CLK, jedes von einer unterschiedlichen Frequenz, zu erzeugen. Diese Taktsignale (F_CLK, M_CLK, L_CLK) werden einer Ausgangsregistrationssektion 34 zugeführt, die arbeitet, um jedes der Taktsignale zu replizieren, wodurch vier Gruppen von Taktsignalen erzeugt werden: (DMC&sub1;, ..., DMC&sub4;; DLC&sub1;, DLC&sub2;; und DFC&sub1;, ..., DFC&sub4;) sind Repliken der M_CLK-, L_CLK- und F_CLK-Signale, und die vierte Gruppe von Taktsignalen (MG&sub1;, ..., MG&sub1;&sub6;) wird von dem M_CLK-Signal erzeugt. Zusätzlich arbeitet die Ausgangsregistrationssektion 34, um den Versatz von Taktsignalen innerhalb einer Ausgangsfrequenzgruppe so niedrig wie möglich zu halten.
Die Ausgangsregistrationssektion enthält Registergruppen 34a, 34b, 34c und 34d, die, wie zu sehen ist (z. B. Fig. 4), Gruppen von D-Typ-Registern repräsentieren, wobei einer für jede Taktsignalausgabe von der Haupttaktgeneratoreinheit 12a ist. Die Register der Registergruppen 34a, ..., 34d empfangen als Eingangsdaten die F_CLK-, M_CLK-, L_CLK-Signale, die von dem konfigurierbaren Frequenzteiler 30 erzeugt wurden. Die Registergruppen 34a, ..., 34d werden entweder getaktet durch das EARLY_CLK-Taktsignal oder das ON_TIME_CLK-Taktsignal. Die Ausgangstaktsignale von jenen Registergruppen, die durch das ON_TIME_CLK- Signal getaktet werden, werden um eine Zeitperiode verzögert (versetzt) sein, die durch die Verzögerungsleitung 24 bestimmt ist, gegenüber jenen Ausgangssignalen, die durch die Registergruppen erzeugt werden, die durch das EARLY_CLK- Signal getaktet werden. Die Ausgangstaktsignale werden durch Leitungssteuerungen 38 gepuffert, bevor sie die Haupttaktgeneratoreinheit 12a verlassen.
Das Taktgeneratorsystem 10 enthält eine Fehlerdetektionslogik 40, die die 25 Ausgangstaktsignale von der Haupttaktgeneratoreinheit 12a sowie die im wesentlichen identischen 25 Ausgangstaktsignale von der Schattentaktgeneratoreinheit 12b empfängt. Die Fehlerdetektionslogik 40 vergleicht jedes der Haupttaktausgangssignale mit seinem Gegenstück-Schattenausgangstaktsignal. Wenn eine Nichtübereinstimmung detektiert wird, wird die Fehlerdetektionslogik ein FEHLER- Signal an das Verarbeitungssystem ausgeben, bei dem sie verwendet wird, vorzugsweise um den Betrieb an jenem Punkt zu beenden. Jedoch gibt es Gründe, um die Taktsignale für Fehlerdetektions- und -berichtsschaltungen aufrecht zu erhalten, und daher wird die Fehlerdetektionslogik auch ein BENÖTIGE_RÜCKSTELLUNG-Signal erzeugen, das an eine Rücksetzlogik 32 der Haupttaktgeneratoreinheit 12a gekoppelt ist. Die Rücksetzlogik 32 arbeitet, um ein Rückstellsignal zu erzeugen, das gekoppelt ist, um die konfigurierbaren Frequenzteiler 30 sowohl der Haupt-, als auch der Schattentaktgeneratoreinheiten 12a, 12b auf denselben Rückstellzustand zurückzusetzen, was beide veranlaßt, in den Hoffnungen, sich von dem detektierten Fehler erholt zu haben, neu zu starten.
Wie zu sehen ist, ist der konfigurierbare Frequenzteiler 30 geeignet, eine von acht Divisionen des ON_TIME_CLK-Signals bereitzustellen. Die Auswahl der Taktrate wird durch Informationen durchgeführt, die an den konfigurierbaren Frequenzteiler durch den Drei-Bit-Auswahlbus 42 kommuniziert werden.
Für einen Moment abschweifend ist das Taktsystem 10 konstruiert, um unter anderem einen Versatz zu kompensieren, auf den man treffen kann, wenn sowohl anwendungsspezifische integrierte Schaltungs- (ASIC-) Vorrichtungen (z. B. Vorrichtungen, die "hausintern" ausgebildet sein können, wie Gateanordnungsvorrich tungen mit kundenspezifischen Zwischenverbindungen), als auch Nicht-ASIC- Vorrichtungen (z. B. Vorrichtungen, die kommerziell auf dem freien Markt verfügbar sind) verwendet werden. ASIC-Vorrichtungen können wegen bestimmter Erfordernisse eine gewisse Torsteuerung der empfangenen Taktsignale enthalten, bevor sie an eine erste getaktete Vorrichtung (z. B. ein Register) angelegt werden. Nicht-ASIC-Vorrichtungen können andererseits getaktete Vorrichtungen enthalten, die das angelegte Taktsignal direkt empfangen, so daß virtuell keine Verzögerung relativ zur ersten getakteten Vorrichtung der ASIC-Vorrichtung auferlegt wird. Es ist dieser Unterschied oder Versatz, der durch den Versatz bestimmter der Ausgangssignale relativ zu anderen kompensiert wird.
Dies ist illustriert in der Fig. 2, in welcher das Taktgeneratorsystem der vorliegenden Erfindung auf einer gedruckten Schaltungsplatte 50 zusammen mit einer Mehrzahl von anderen integrierten Schaltungsvorrichtungen montiert gezeigt ist, die repräsentiert sind durch eine Nicht-ASIC-Vorrichtung 52, die ASIC-Vorrichtung 54 und eine Vorrichtung 56. Das Taktsystem 10 (z. B. die Haupttaktgeneratoreinheit 12a, da nur sie Ausgangstaktsignale überall anders hin, als zur Fehlerdetektionslogik 40 zuführt), ist an die anderen Vorrichtungen 52, 54 und 56 durch gedruckte Schaltungswege 58 gekoppelt, durch welche Ausgangstaktsignale dahin übertragen werden.
Typischerweise kann die Nicht-ASIC-Vorrichtung 52 ein solcher Serienartikel sein, wie zum Beispiel ein Mikroprozessorchip oder ähnliches, der aufgebaut ist, um ein Register oder eine andere Vorrichtung zu haben, die angeschlossen ist, um Taktsignale direkt von dem Eingangsanschlußfleck 54a der Vorrichtung zu erhalten, so daß virtuell keine Verzögerung (D) auftritt. Umgekehrt kann die ASIC-Vorrichtung 54 eine Verzögerung haben, die zwischen dem Eingangsanschlußfleck 54a, an dem das Taktsignal empfangen wird, und der ersten getakteten Vorrichtung 54b eingeführt ist. Diese Verzögerung kann, wenn sie bekannt ist, zum Gegenstand einer Kompensation gemacht werden, so daß Übergänge des empfangenen Taktsignals, wie es vom ersten Taktelement der Nicht-ASIC-Vorrichtung 52 (von der angenommen wird, daß sie am Eingangsanschlußfleck 52a ist) wahrgenom men wird, als bei der getakteten Vorrichtung 54b der ASIC-Vorrichtung 54 zur im wesentlichen selben Zeit (oder mit einem minimalen Versatz) auftretend wahrgenommen werden wird. Dies ist die Funktion des Taktens der Ausgangsregistergruppen 34a, ..., 34d mit dem EARLY_CLK-Signal und der verzögerten Version des EARLY_CLK-Signals, dem ON_TIME_CLK-Signal. Somit sind in der Gruppe von Ausgangssignalen MC&sub1;, ..., MC&sub1;&sub6; Taktsignale zur Verwendung durch Vorrichtungen, die das empfangene Taktsignal direkt von dem Eingangsanschluß, an dem es empfangen wird, an einen Takteingang einer getakteten Vorrichtung anlegen, während die Signale, die um einen Betrag versetzt werden, der durch die Verzögerungsleitung 14 bestimmt ist, an Vorrichtungen (z. B. ASIC-Vorrichtung 54) angelegt werden können, die den empfangenen Takt einen Versatz auferlegen, bevor er mit einer ersten Taktvorrichtung zusammenkommt. Natürlich würde die Verzögerung, die durch die Verzögerungsleitung 24 erzeugt wird, konfiguriert werden, um zusammenzupassen mit (und zu kompensieren) jene(r) Verzögerung (D), die der ASIC-Vorrichtung 54 auferlegt wird, bevor sie die Takteingabe der ersten getakteten Vorrichtung 54b erhält.
Die Verzögerungsleitung 24 ist ausgebildet durch Legen einer gedruckten Schaltungsspur auf die gedruckte Schaltungsplatte 50 und kann durch Beschneiden jener Spur eingestellt werden, obwohl es für Fachleute offensichtlich ist, daß andere Verzögerungsformen (z. B. Gates, etc.) in Abhängigkeit von den Umständen und der Umgebung, innerhalb der die Verzögerung verwendet wird, verwendet werden können. Hier wurde die vorliegenden Erfindung zur Verwendung mit einem Oszillator 20 gestaltet, der Taktsignale in der Größenordnung von 100-200 MHz MHz erzeugt. Bei diesen Frequenzen ist eine Verzögerung von 0-3 Nanosekunden ausreichend, um, wie unten beschrieben ist, jeglichen zusätzlichen Versatz zu kompensieren, der durch die ASIC-Vorrichtung(en) relativ zu den Nicht-ASIC-Vorrichtungen eingeführt wird.
Die Fig. 2 stellt auch einen weiteren Ansatz dar, um Versatz zu minimieren: Die physikalische Länge jedes der einzelnen gedruckten Schaltungswege 58 ist im wesentlichen in der Länge identisch, ungeachtet des Ortes der Vorrichtung relativ zum Ort des Taktgeneratorsystems auf der Platte 50. Bei der vorliegenden Erfindung ist jene Länge (z. B. ein System, das gedruckte Leiterplatten in der Größenordnung von 50 cm (20 Inch an einer Seite) enthält) 64 cm (25 Inch). Somit wird jeglicher Versatz, der durch den Weg 58 vermittelt wird, bei den Ausgangstaktsignalen, die von dem Taktgeneratorsystem 10 zu den Vorrichtungen 52, ..., 56 übertragen werden, im wesentlichen derselbe sein. Es ist für Fachleute offensichtlich, daß die tatsächliche Gestaltung der Wege so zu erfolgen hat, daß jegliche Kreuzkopplung von einem Teil des Weges zu einem anderen oder zwischen Wegen minimiert wird.
Unter Zuwendung nun zur Fig. 3 wird der konfigurierbare Frequenzteiler 30 genauer dargestellt. Das Herz des konfigurierbaren Frequenzteilers 30 ist ein Achtstufenringzähler, der als ein Johnson-Zähler 60 aufgebaut ist, um die Betriebsfrequenz zu maximieren. Der Ringzähler 60 enthält die einzelnen Flipflops 60a, 60b, ..., 60h. Die Ausgaben jedes der Flipflops 60a, ..., 60h sind an einen Multiplexer (MUX) 64 gekoppelt, dessen Ausgabe zum Dateneingang (D) der ersten Stufe 60a des Ringzählers 60 zurückgeführt wird.
Die Flipflops 60a, 60e, 60f, 60g und 60h sind flankengetriggerte (positiver Taktübergang) D-Typ-Flipflops herkömmlicher Gestaltung. Die Flipflops 60b, 60c und 60d sind flankengetriggerte (positiver Übergang) Abtasttesttyp-Flipflops, indem sie zwei Dateneingänge (Daten- (D) und Testeingabe (TI)) haben, von denen nur einer in Abhängigkeit vom Zustand des Signals, das an den Testfreigabe- (TE-) Eingang angelegt ist, gleichzeitig freigegeben ist. Zum Beispiel wird unter Bezugnahme auf den Flipflop 60b, wenn das Signal (HAUPT RÜCKSTELLUNG), das an den TE-Eingang angelegt wird, NIEDRIG ist, das Datensignal, das an die Dateneingabe (D) angelegt wird, akzeptiert und beibehalten durch den Flipflop beim ansteigenden Übergang des Taktsignals, das an seinen Takteingang (symbolisiert durch die nach rechts weisenden Dreiecke) angelegt ist. Andererseits wird, wenn HAUPT_RÜCKSTELLUNG HOCH ist, der Flipflop das Datensignal an seinem Testeingabe- (TI-) Eingang akzeptieren. Somit werden bei der Struktur des Ringzählers 60, der in der Fig. 3 gezeigt ist, die Flipflops 60b-60d Daten von dem Datenausgang eines unmittelbar vorhergehenden Flipflops in der Kette akzeptieren, wenn HAUPT_RÜCKSTELLUNG HOCH ist. Wenn das HAUPT_RÜCKSTELLUNG-Signal NIEDRIG ist, sind die Flipflops 60b-60d mit Werten voreingestellt, die durch eine Frequenzauswahllogik 66 entwickelt und an ihren Daten- (D-) Eingängen angelegt wurden in einer Weise und zu Zwecken, die unten weiter erklärt sind.
Der Ringzähler 60 empfängt und arbeitet zum Teilen von ON_TIME_CLK. (Ohne andere Angaben empfangen alle Taktvorrichtungen, d. h. Flipflops, die in der Fig. 3 gezeigt sind, das ON_TIME_CLK-Signal an ihren Takteingängen.) Der Ringzähler 60 entwickelt drei separate Teilungen des ON_TIME_CLK-Signals: Ein Schnelltakt- (FC_LK-) Signal einer Frequenz von der Hälfte jener der Frequenz des ON_TIME_CLK-Signals, ein Mitteltakt- (M_CLK-) Signal der Frequenz, welche durch die Signale (X, Y, Z) bestimmt ist, die auf dem Auswahlbus 42 erhalten werden, und ein Niedrigtakt- (L_CLK-) Signal mit einer Frequenz, die immer die Hälfte jener des M_CLK-Signals ist.
Bei einer bevorzugten Ausführung der Erfindung ist der Oszillator 20 geeignet zum Erzeugen (in Abhängigkeit von dem verwendeten Kristall, wenn es ein kristallgesteuerter Oszillator ist) eines der drei Taktsignale: 100 MHz, 150 MHz oder 200 MHz. Aus diesem Grund ist, wie angegeben ist, der Ringzähler 60 in der Form eines Johnson-Zählers, um die Betriebsfrequenz zu maximieren. Ferner und aus demselben Grund sollte man bemüht sein, die Pegel der Logik innerhalb des Teilerrings zu verringern. Das Teilungsverhältnis des Teilers ist durch das Muster in dem Ring und die Länge des Rings bestimmt. Das Muster wird in den Zähler 60 geladen, wenn das HAUPT_RÜCKSTELLUNG-Signal (ein aktives NIEDRIG) aufgestellt wird (d. h. auf NIEDRIG gebracht wird).
Die Länge des Ringzählers und daher die Frequenzen der M_CLK- und L_CLK- Signale ist durch den 8-zu-1-MUX 64 bestimmt, der die gewünschte Ausgabe von einem der Flipflops 60a, ..., 60h auswählt. Der Ringzähler 60 ist folgendermaßen voreingestellt: Die spezielle gewünschte Frequenz wird durch Aufstellen von ei nem oder mehreren der Signale X, Y, Z auf dem Auswahlbus 42 ausgewählt. Jene Signale werden durch die Frequenzauswahllogik 66 an die Daten- (D-) Eingänge der Flipflops 60b, 60c und 60d angelegt. Das HAUPT_RÜCKSTELLUNG-Signal wird aufgestellt (d. h. auf NIEDRIG gebracht), was die gewünschten Werte in den Flipflops 60b, 60c und 60d einstellt, während die verbleibenden Flipflops des Zählers 60 gelöscht werden. Die Tabelle I unten illustriert die acht möglichen Teilungswerte des Zählers 60, die sich aus den Werten von X, Y und Z ergeben, und die Werte von M_CLK für die Oszillatorfrequenzen von 100 MHz, 150 MHz und 200 MHz. TABELLE 1
Die Tabelle 1 illustriert die Frequenz, die durch das M_CLK-Signal für gegebene Werte X, Y und Z und für Frequenzwerte von 100 MHz, 150 MHz und 200 MHz des Oszillators 20 angenommen wird. Wie oben angegeben ist, ist die Frequenz des F_CLK-Signals die Hälfte jener des ON_TIME_CLK-Signals, und wird durch den hin- und herschaltend konfigurierten Flipflop 65 entwickelt und an die Aus gangsregistrationssektion 34 (Fig. 1) durch den Multiplexer 67a und Flipflops 67b gekoppelt. Das M_CLK-Signal, das von dem Ringzähler 60 entwickelt wurde, wird vom Ausgang der ersten Stufe (Flipflop 60a) des Ringzählers genommen und an die Ausgangsregistrationssektion 34 durch Flipflops 68 (d. h. 68a, 68b) gekoppelt. Schließlich wird das L_CLK-Signal, das eine Frequenz von der Hälfte jener des M_CLK-Signals hat, durch die AUSSCHLIESSLICH-ODER-Konfiguration 69a und den Flipflop 69b entwickelt.
Die Bedingung X = Y = Z = 0 veranlaßt die konfigurierbaren Frequenzteiler 30 der Haupt- und Schattentaktgeneratoreinheiten 12a, 12b, auf verschiedene Werte zurückgesetzt zu werden, um die Rücksetz- und Fehlerprüfschaltung zu testen.
Unter Zuwendung nun zu Fig. 4 sind die Registergruppen 34a, 34c und 34d der Ausgangsregistrationssektion 24 genauer gezeigt, um die Struktur und die Gestaltung aller Registergruppen zu illustrieren. Obwohl die Registergruppe 34b nicht gezeigt ist, ist zu verstehen, daß ihr Aufbau im wesentlichen derselbe wie jener der Registergruppen 34a, 34c und/oder 34d ist.
Die Ausgangsregistrationssektion 34 ist verantwortlich für den niedrigen Versatz innerhalb jeder Ausgangstaktsignalgruppe (z. B. MC&sub1;, ..., MC&sub1;&sub6;) sowie zum Bereitstellen des Versatzes einer Gruppe von Taktsignalen relativ zu einer anderen Gruppe, wie oben erklärt wurde. Wie die Fig. 4 zeigt, wird F_CLK, das die Ausgangstaktsignale DFC&sub1;, DFC&sub2;, DFC&sub3; erzeugt, an einen ersten D-Typ-Flipflop 76 angelegt, der durch das EARLY_CLK-Taktsignal getaktet ist. Die Ausgabe des Flipflops 76 wird an die Daten- (D-) Eingänge der drei Flipflops 78 angelegt, die durch das ON_TIME_CLK-Singal getaktet sind, was im Effekt das F_CLK-Signal von der EARLY_CLK-Betriebsart zur ON_TIME_CLK-Betriebsart transferiert. Die Ausgaben der Flipflops 78 stellen die drei Taktsignale DFC&sub1;, DFC&sub2; und DFC&sub3; von der Ausgaberegistergruppe 34d bereit.
3, In ähnlicher Weise enthält die Registergruppe 34c einen Eingangsflipflop 80, der das L_CLK-Signal erhält und der auch durch das ON_TIME_CLK-Signal getaktet wird, um die Ausgangsflipflops 78 zu steuern, die durch das EARLY_CLK-Signal getaktet werden. Die Ausgangstaktsignale (DLC&sub1;, DLC&sub2;), die von der Ausgangsregistrationsgruppe 34c erzeugt werden, sind, ähnlich jenen von der Ausgangsregistrationsgruppe 34d, in der ON_TIME_CLK-Signalbetriebsart. Diese Ausgangstaktsignale werden für Nicht-ASIC-Vorrichtungen verwendet.
Die Registergruppe 34a hat ähnlich eine Doppelflipflop- (84, 86) Konfiguration, einen für jedes der 16 Ausgangstaktsignale, die von dem M_CLK-Signal erzeugt werden, um die Belastung und den Versatz zu verringern. Jeder Flipflop 84 erhält das M_CLK-Signal an seinem Daten- (D-) Eingang 76 und wird durch das ON_TIME_CLK-Signal getaktet. Jeder Ausgangsflipflop 86 erhält die Ausgabe (Q) des entsprechenden Eingangsflipflops 84 und wird durch das EARLY_CLK-Signal getaktet. Somit sind anders als die Taktsignale, die von den Registergruppen 34c und 34d (sowie 34b; siehe Fig. 1) erzeugt werden, die Taktsignale (MC&sub1;, ... MC&sub1;&sub6;), die von der Registergruppe 34a erzeugt werden, in der EARLY_CLK- Betriebsart, und eilen jenen von den anderen Registergruppen um einen Betrag nach, wie oben angegeben wurde, der durch die Verzögerungsleitung 24 diktiert ist. Die Ausgangstaktsignale MC&sub1;, ..., MC&sub1;&sub6; sind für die ASIC-Vorrichtungen und sind verzögert, um den Versatz zu kompensieren, der der Vorrichtung innewohnt, wie oben erläutert wurde.
Unter Zuwendung nun zur Fig. 5 ist die Fehlerdetektionslogik 40 als ein Paar von Zweikanal-Überlappungs-Fehlerbäumen 100, 102 enthaltend gezeigt, die an eine Fehlerberichtslogik 104 gekoppelt sind. Der Fehlerbaum 100 erhält jene Taktsignale von den Haupt- und Schattentaktgeneratoreinheiten 12a, 12b, die in der ON_TIME_CLK-Taktbetriebsart sind, um jedes Ausgangstaktsignal von der Haupttaktgeneratoreinheit 12a mit seinem Zwilling von der Schattentaktgeneratoreinheit 12b zu vergleichen. Ähnlich arbeitet der Fehlerbaum 102 in der EARLY_CLK-Betriebsart, um jene Haupttaktsignale, die mit dem EARLY_CLK- Taktsignal (z. B. DMC&sub1;, ..., DMC&sub4;) synchronisiert sind, miteinander zu vergleichen. Wenn eine Nichtübereinstimmung zwischen irgend einem Ausgangssignal und seinem Zwilling detektiert wird, wird jene Nichtübereinstimmung als die BENÖTIGE_RÜCKSTELLUNG- und FEHLER-Signale durch die Fehlerberichtlogik 104 berichtet.
Die Fehlerbäume 100, 102 benützen eine Selbsttestlogik, die manchmal als Zweikanalüberprüfer bezeichnet werden. Wie in der Fig. 6 dargestellt ist, ist ein Zweikanalüberprüfer (DRC), wie der gezeigte DRC 110, üblicherweise mit vier 2- Eingangs-UND-Gates implementiert, die die zwei 2-Eingangs-NOR-Gates steuern. Wenn irgend eines der Eingangspaare A, B oder C, D nicht zusammenpaßt, werden beide der Ausgaben F, auf demselben digitalen Zustand sein. Umgekehrt werden, wenn die Eingangspaare A, B und C, D zusammenpassen, die Ausgaben F, komplementäre Zustände einnehmen.
Ein repräsentativer Teil des Fehlerbaums für die EARLY_CLK-Signalbetriebsart ist in der Fig. 7 gezeigt, um die verwendete Überlappung zu illustrieren. Auf Grund der erwarteten Betriebsfrequenzen und der Art der verwendeten Fehlerüberprüfung (d. h. den DRCs), muß die Fehlerprüfoperation in "abnehmenden" Stufen stattfinden. Wie in der Fig. 7 gezeigt ist, werden acht der Haupttaktsignalausgaben (MC&sub1;, MC&sub2;, ..., MC&sub8;) von der Haupttaktgeneratoreinheit 12a und ihre Zwillinge (MC&sub1;', MC&sub2;', ..., MC&sub8;), die durch die Schattentaktgeneratoreinheit 12b bereitgestellt werden, von den DRC-Einheiten 116 erhalten. Jedes Hauptausgangstaktsignal (z. B. MC&sub1;) wird mit seinem Zwilling verglichen, der durch die Schattentaktgeneratoreinheit 12b (z. B. MC&sub1;') bereitgestellt wird, durch eine der DRC-Einheiten 116. Die Ausgaben der DRC-Einheiten 116 werden in einen ersten Rang 118 von Registern durch die EARLY_CLK-Signale von der Haupttaktgeneratoreinheit 12a (EARLY_CLK(M)) und die Schattentaktgeneratortakteinheit 12b (EARLY_CLK(S)) getaktet. Die Ausgaben des ersten Rangs 118 von Registern werden dann in ähnlicher Weise durch den Rang von DRC-Einheiten 120 verglichen, und die Ergebnisse jenes Vergleichs in einen nächsten Rang 122 von Registern getaktet. Wiederum werden die Ausgaben des Rangs von Registern 122 durch die DRC-Einheit 124 verglichen und die Ergebnisse in den abschließenden Rang 126 von Regi stern getaktet, deren Ausgaben die frühen Fehlersignale (E_ERR, ) erzeugen.
Natürlich wird von Fachleuten erkannt werden, daß diese Überlappungskonfiguration für den Fehlerbaum 102 viel tiefer als die gezeigten drei Ränge 118, 122, 126 von Registern sein wird, da 16 Taktsignale verglichen werden. Jedoch sind zur Vereinfachung und Erleichterung des Verständnisses nur acht jener Signale als verglichen dargestellt, was zu nur drei Rängen von Registern führt. Die Struktur von Fig. 7 illustriert die Konstruktion von den Fehlerbäumen sowohl 100, als auch 102. Der Fehlerbaum 100 wird Fehlersignale OT_ERR und in derselben Weise erzeugen, wie jener, die für den Fehlerbaum 102 dargestellt ist. Wenn kein Fehler durch irgend einen der Fehlerbäume 100, 102 detektiert wird, werden die Zustände der Fehlersignale OT_ERR und (oder E_ERR und ) jeweils das Komplement des anderen sein; umgekehrt werden sie, wenn ein Fehler detektiert wird, denselben Zustand einnehmen.
Vor dem Fortfahren kann es nützlich sein, anzugeben, was für Fachleute offensichtlich sein sollte. Bei den Frequenzen, die hier betrachtet werden (z. B. in den Zehnern des MHz-Bereichs), ist nicht viel erforderlich, um einen Versatz bei Signalen einzuführen, die in den Haupt- (oder Schatten-) Taktgeneratoreinheiten 12 2, übertragen werden. Es ist ein Ziel, daß die Ausgangstaktsignale jeglicher Gruppe einen geringen, wenn überhaupt einen Versatz haben. Somit sollte die Gestaltung der Taktgeneratoreinheiten 12 in Erwägung gezogen werden. Zum Beispiel sollten die F_CLK-, M_CLK- und L_CLK-Signalwege von dem konfigurierbaren Frequenzteiler zu den Ausgangsregistrationsgruppen im wesentlichen gleich gehalten werden, so daß ungleiche Weglängen zu jeglicher Ausgangsregistrationsgruppe keinen Versatz zu bestimmten der Signalen in jener Gruppe relativ zu anderen Signalen in jener Gruppe beitragen werden.
Der Fehlerbaum 100 arbeitet, um jene Ausgangstaktsignale in der ON_TIME_CLK-Betriebsart zu überprüfen, und die Fehlersignale OT_ERR und , die er erzeugt, werden ebenfalls in jener Betriebsart sein. Der Fehlerbaum 102 arbeitet andererseits, um jene Ausgangstaktsignale zu überprüfen, die in der EARLY_CLK-Betriebsart sind, so daß seine Ausgangsfehlersignale (E_ERR und ) in der EARLY_CLK-Betriebsart sind. Um sie zu kombinieren, muß eines oder das andere von einer Taktbetriebsart zur anderen übertragen werden. Diese Übertragung wird in der Fehlerberichtslogik 104 ausgeführt.
Die Fehlerberichtslogik 104, die genauer in der Fig. 8 gezeigt ist, erhält die Ausgaben OT_ERR und von dem Fehlerbaum 100 und überträgt sie von der ON_TIME_CLK-Betriebsart zur EARLY_CLK-Betriebsart, indem sie zuerst an ein Paar Flipflops 140 angelegt werden, von denen einer durch das EARLY_CLK (M)-Signal von der Haupttaktgeneratoreinheit 12a getaktet wird, und der andere durch das EARLY_CLK(S)-Signal von dem Schattentaktgenerator 12b getaktet wird. Die Ausgaben des Paars von Flipflops 140, die nun in der EARLY-CLK- Betriebsart sind, werden an eine DRC-Einheit 142 zum Vergleich miteinander und mit den Fehlersignalen gekoppelt, die durch den Fehlerbaum 102 erzeugt wurden. Die Ergebnisse jenes Vergleichs werden weitergeleitet zu einem Registerpaar 144 und dann durch eine Maskenlogik 146 zu einem Registerrang 148. Die Ausgaben des Registerrangs 148 werden durch ein AUSSCHLIESSLICH-ODER-Gate 150 verglichen. Eine Nichtübereinstimmung bei jeglichem der verglichenen Taktsignale 2, wird die Ausgabe des AUSSCHLIESSLICH-ODER-Gates 150 veranlassen, aufgestellt zu werden, und den Flipflop 152 einzustellen, was wiederum das BENÖTIGE_RÜCKSTELLUNG-Fehlersignal aufstellt. Das BENÖTIGE_RÜCKSTELLUNG-Signal wird durch einen J-K-Flipflop 154 gespeichert, um das FEHLER-Signal zu erzeugen. Wie zu erkennen ist, wird das BENÖTIGE_RÜCKSTELLUNG-Signal das Taktgeneratorsystem zurückstellen. Wenn dies erledigt ist, wird das BENÖTIGE_RÜCKSTELLUNG-Signal letztendlich verschwinden. Jedoch kann es sein, daß Teile des Gesamtsystems, bei welchem das Taktsystem 10 verwendet wird, eine länger andauernde Fehlerindikation erfordern werden. Das FEHLER-Signal stellt jene länger andauernde Indikation bereit.
Die Maskenlogik 146 ist für Testzwecke: Wenn das -Signal aufgestellt ist, werden jegliche Taktsignalnichtübereinstimmungen nicht beachtet. In ähnlicher Weise kann die Rückstellung durch Aufstellen des -Signals verhindert werden.
Das BENÖTIGE_RÜCKSTELLUNG-Signal wird, wie oben angegeben ist, verwendet, um den konfigurierbaren Frequenzteiler 30 (Fig. 1) über die Rücksetzlogik 32 zurückzustellen, die genauer in der Fig. 9 dargestellt ist. Das BENÖTIGE_RÜCKSTELLUNG-Signal wird durch ein Doppeleingangs-NOR-Gate 116 erhalten, dessen Ausgang an eine Impulsdehnungsschaltung 164 gekoppelt ist, die vier Flipflops 166 enthält, die durch das EARLY_CLK (M)-Signal von dem Haupttaktgenerator 12a getaktet sind. Jeder der Ausgänge der Flipflops 166 ist an ein Negativeingangs-ODER-Gate 168 gekoppelt, dessen Ausgang an den Daten- (D-) Eingang eines Flipflops 170 gekoppelt ist.
Die Rücksetzlogik 32 arbeitet, um die Haupt- und Schattentaktgeneratoreinheiten 12a, 12b zu synchronisieren. Um sicherzustellen, daß das BENÖTIGE_RÜCKSTELLUNG-Signal (das nur ein Impuls sein kann) detektiert wird, wird jener Impuls durch die Impulsdehnschaltung 164 gedehnt. Zusätzlich muß, da die konfigurierbaren Frequenzteiler 30 von dem ON_TIME_CLK arbeiten, der Rücksetzweg von der EARLY_CLK-Betriebsart zur ON_TIME_CLK-Betriebsart fließen. Jedoch wirft dieser Taktbetriebsartübergang eine Möglichkeit auf, daß die Schaltung, die die Ausgabe des Flipflops 170 erhält, einen metastabilen Zustand bei einer Kombination von Prozeß-, Spannungs-, Temperatur- und Gruppenverzögerungseinstellungen erkennen kann. Dies ist unvermeidbar, jedoch wird, um die Wahrscheinlichkeit des Auftretens eines solchen metastabilen Zustands zu minimieren, ein Dreistufensynchronisierer, der durch die Flipflops 174 (getaktet durch das ON_TIME_CLK (M)-Signal von dem Haupttaktgenerator 12a) gebildet ist, verwendet, um die Ausgabe des Flipflops 170 zu erhalten, um eine niedrige 3, Wahrscheinlichkeit einer Fehlfunktion zu schaffen. Ein Rücksetzsignal wird nur aufgestellt, wenn die zwei letzten Stufen des Synchronisierers übereinstimmen, wie durch das NAND-Gate 176 detektiert wird.
Die Ausgabe des NAND-Gates 176 wird an die zwei Flipflops 180, 182 angelegt, die durch das ON_TIME_CLK-Signal von der Haupttaktgeneratoreinheit 12a getaktet werden. Der Flipflop 180 stellt das HAUPT_RÜCKSTELLUNG-Signal auf, das an den konfigurierbaren Frequenzteiler 30 (Fig. 1 und 3) gekoppelt ist, wo es verwendet wird, um den Ringzähler 60 voreinzustellen. Ein im wesentlichen identisches Rücksetzsignal, das SCHATTEN_RÜCKSTELLUNG-Signal, wird gleichzeitig durch den Flipflop 182 erzeugt, das an die Schattentaktgeneratoreinheit 12b zum ähnlichen Betrieb angelegt wird. Die Rücksetzlogik 32 ist übrigens nicht repliziert.
Wie die Fig. 9 ferner zeigt, erhält das NOR-Gate 160 ein RCC_RÜCKSTELLUNG- Signal. Dies ist ein extern erzeugtes Signal zu Testzwecken, um eine Nichtübereinstimmungsindikation zu erzwingen und das Takterzeugungssystem 10 zurückzusetzen.
Wie bekannt ist, können speziell bei den hier betrachteten Betriebsfrequenzen (50 MHz-200 MHz für den Taktgenerator 20), verschiedene Ausgangspuffer, speziell die Ausgangspuffer 38, die die Taktsignale übertragen, die von der Haupttaktgeneratoreinheit 12a erzeugt wurden, durch eine Zuleitungsinduktivität von Leistung (VDD) und Erdung (VSS) beeinflußt werden. Bei einer Bemühung, diese Induktanzen auszugleichen, werden die Taktsignale voneinander separiert, wenn sie von dem Chip mit integrierter Schaltung, auf welchem das Taktgeneratorsystem ausgebildet ist, ausgehen. Somit sind, wie in der Fig. 10 gezeigt ist, alle Signalausgaben von dem Chip (z. B., wie in der Fig. 10 illustriert ist, Ausgangstaktsignale MC&sub1;, MC&sub2; und MC&sub3;) alternativ voneinander durch eine Leistungs- (VDD-) oder Erdungs- (VSS-) Leitung separiert. Dies wird nicht genau die Induktivitäten ausgleichen, wird aber einem Ausgleich nahekommen.
Zusätzlich können solche Frequenzen, wie sie hier betrachtet werden, wenn sie auf den 64 cm (25 Inch) gedruckten Schaltungsleitungen von dem Taktgeneratorsystem 10 zu anderen Vorrichtungen auf der gedruckten Schaltungsplatte (z. B. Vorrichtungen 52, 54, 56 - Fig. 2) übertragen werden, Reflexionen erfahren, die die sehr kleinen Anstiegs- und Abfallzeiten des Taktsignals beeinflussen werden, das erzeugt wird, was wiederum einen Versatz verursacht. Zusätzlich wird ein Zittern oder ein Versatz eingeführt, wenn die Wegausbreitungszeit beginnt, ein signifikanter Teil der Periode des Taktsignals zu werden, das übertragen wird. Die Energie in einem Zustandsübergang ist noch auf dem Weg vorhanden, wenn der nächste Übergang gestartet wird, was zu einer Interferenz zwischen zwei Wellen und Unterschieden bei der Übergangszeit am Empfangsende des Weges führt.
Um einen solchen Versatz und ein solches Zittern zu minimieren, wird ein Parallel- Reihen-Wiederstandsabschluß verwendet, um den Signalweg 58 abzuschließen und die Lastkapazität vom Signalweg zu isolieren. Somit sind, wie in der Fig. 11 illustriert ist, Widerstände R1 und R2 zwischen der Versorgungsspannung (VDD) und der Erdung (VSS) der Platte 50 (Fig. 2) und nahe dem Eingangsanschluß (am Empfangsende des Signalwegs 58, der das Taktsignal trägt) der Vorrichtung angeschlossen, an die der Weg 58 anschließt. Zusätzlich wird ein Reihenwiderstand R3 verwendet, um den Weg 58 zwischen dem Parallelabschluß und dem Eingangsanschluß (d. h. dem Empfänger) zu isolieren.
Die Werte des Abschlußwiderstandes R1, R2 sind ausgewählt, um das Thévenin- Äquivalent der Wegimpedanz zu sein. Der Wert des Isolationswiderstandes R3 ist insgesamt nicht kritisch, obwohl ein zu kleiner Widerstand den Reflexionskoeffizienten erhöhen wird. Wenn er zu groß ist, wird die Verzögerung durch das RC- Netzwerk, das durch den Widerstand und jegliche Eingangskapazität der Vorrichtung gebildet wird, übermäßig sein und zu einem Versetzen beitragen.
Die Widerstandswerte, die für R1 und R2 verwendet werden, sind 150 Ohm-Widerstände, um den Parallelabschluß zu bilden, und ein 5 Ohm-Reihenwiderstand R3 für die Isolation.

Claims

1. Selbsttest-Taktgeneratorschaltung zum Erzeugen von ersten und zweiten Vielzahlen von Ausgangstaktsignalen von ersten bzw. zweiten Frequenzen, welche Taktgeneratorschaltung enthält:

einen Taktoszillator (21) für ein Haupterzeugungstaktsignale,

ein Verzögerungselement (24), das angekoppelt ist, um das Haupttaktsignal zu erhalten, um ein verzögertes Taktsignal zu erzeugen,

ein Paar von identisch aufgebauten Taktschaltungen (12a, 12b), jede enthaltend:

einen Frequenzteiler (30), der das verzögerte Taktsignal erhält, um davon wenigstens erste und zweite geteilte Taktsignale M_CLK zu erzeugen,

einen ersten Flipflop (76), der einen Dateneingang, der zum Erhalten des ersten geteilten Taktsignals angekoppelt ist, einen Takteingang, der das Haupttaktsignal erhält, und einen Ausgang hat,

für jedes der ersten Vielzahl von Ausgangstaktsignalen einen zweiten Flipflop (78), der einen Dateneingang, der die Ausgabe des Flipflops erhält, einen Takteingang, der das verzögerte Taktsignal erhält, und einen Ausgang hat, an welchem ein entsprechendes der ersten Vielzahl von Ausgangstaktsignalen bereitgestellt ist,

einen dritten Flipflop (80), der einen Dateneingang, der zum Erhalten des zweiten geteilten Taktsignals angekoppelt ist, einen Takteingang, der das Haupttaktsignal erhält, und einen Ausgang hat,

für jedes der zweiten Vielzahl von Ausgangstaktsignalen einen vierten Flipflop (82), der einen Dateneingang, der die Ausgabe des ersten Flipflops erhält, einen Takteingang, der das verzögerte Taktsignal erhält und einen Ausgang hat, an welchem ein entsprechendes der ersten Vielzahl von Ausgangstaktsignalen bereitgestellt ist,

Fehlerdetektiereinrichtungen (40), die angekoppelt sind, um die ersten und zweiten Vielzahlen von Ausgangstaktsignalen von einer des Paars von Generatorschaltungen zu erhalten und mit entsprechenden der ersten und zweiten Vielzahlen von Ausgangssignalen von der anderen des Paars von Generatorschaltungen zu vergleichen, welche Fehlerdetektiereinrichtungen Einrichtungen zum Erzeugen von Fehlersignalen enthalten, wenn eine Nichtübereinstimmung zwischen irgend einem der Taktsignale detektiert wird, und Rückstelleinrichtungen (32), die auf das Fehlersignal ansprechen, um das Paar von Erzeugungsschaltungen auf einen vorgegebenen Zustand zurückzustellen.

2. Taktgeneratorschaltung nach Anspruch 1, wobei die Fehlerdetektiereinrichtungen eine Selbsttestlogik enthalten, um das Vergleichen jedes der Vielzahl von Taktsignalen, die von einer des Paars von Takterzeugungseinrichtungen erzeugt werden, mit dem entsprechenden von Taktsignalen auszuführen, das von der anderen des Paars von Takterzeugungseinrichtungen erzeugt wurde.

3. Taktgeneratorschaltung nach Anspruch 2, enthaltend eine Vielzahl von Registereinrichtungen, die eine Pipelinekonfiguration bilden.

4. Verfahren zum Erzeugen von selbstgetesteten multiplen Ausgangstaktsignalen, enthaltend die Schritte:

Bereitstellen eines ersten Taktsignals (EARLY_CLK),

Verzögern des ersten Taktsignals um einen vorgegebenen Betrag, um ein verzögertes erstes Taktsignal (ON_TIME_CLK) zu erzeugen,

Erhalten von dem ersten Taktsignal und dem verzögerten ersten Taktsignal erste und zweite Vielzahlen von Taktsignalenalen (F_CLK, L_CLK), wobei jedes der ersten Vielzahl von Taktsignalen ein entsprechendes, im wesentlichen identisches Taktsignal in der zweiten Vielzahl von Taktsignalen hat, wobei bestimmte der ersten und zweiten Vielzahl von Taktsignalen von anderen der ersten und zweiten Vielzahl von Taktsignalen um einen Betrag verzögert sind, der durch den vorgegebenen Betrag vorgegeben ist,

Vergleichen jedes der ersten Vielzahl von Taktsignalen mit dem entsprechenden Taktsignal in der zweiten Vielzahl von Taktsignalen, um ein Fehlersignal (BENÖTIGE_RÜCKSTELLUNG) zu erzeugen, wenn eine Nichtübereinstimmung zwischen irgend einem der verglichenen Taktsignale detektiert wird, und Zurückstellen des Taktgenerators auf einen vorgegebenen Zustand, wenn das Fehlersignal eine Nichtübereinstimmung angibt.

5. Verfahren nach Anspruch 4, wobei der Vergleichsschritt den Schritt des Bereitstellens einer Selbsttestlogik zum Vergleichen jedes der ersten Vielzahl von Taktsignalen mit dem entsprechenden Taktsignal in der zweiten Vielzahl von Taktsignalen enthält.

6. Verfahren nach Anspruch 4 oder 5, wobei der vorgegebene Betrag durch eine Verzögerungsleitung (24) bereitgestellt wird.

7. Verfahren nach Anspruch 6, wobei die Verzögerungsleitung (24) durch einen elektrischen Weg einer gedruckten Schaltung gebildet ist, der ein erstes Ende, an welchem das erste Taktsignal angelegt wird, und ein zweites Ende hat, an dem das verzögerte erste Taktsignal bereitgestellt wird.