DE20113507U1 - Ringregister-gesteuerter DLL mit Feinverzögerungsleitung und direktem Zeitversatzerfassungsdetektor - Google Patents

Ringregister-gesteuerter DLL mit Feinverzögerungsleitung und direktem Zeitversatzerfassungsdetektor

Info

Publication number
DE20113507U1
DE20113507U1 DE20113507U DE20113507U DE20113507U1 DE 20113507 U1 DE20113507 U1 DE 20113507U1 DE 20113507 U DE20113507 U DE 20113507U DE 20113507 U DE20113507 U DE 20113507U DE 20113507 U1 DE20113507 U1 DE 20113507U1
Authority
DE
Germany
Prior art keywords
delay
clock signal
signal
internal clock
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE20113507U
Other languages
English (en)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of DE20113507U1 publication Critical patent/DE20113507U1/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt
Der Beschreibungstext wurde nicht elektronisch erfaßt

Claims (29)

1. Eine Ringregister-gesteuerte Verzögerungsregelschleife, welche aufweist:
eine Vorrichtung zum Phasendetektieren, um ein internes Taktsignal mit einem Ausgangstaktsignal, welches von einem Ausgangsanschluss der Ringregister-gesteuerten Verzöge­ rungsregelschleife zurückgeführt wird, zu vergleichen und um ein Steuersignal zu erzeugen, um das interne Taktsignal mit dem Ausgangstaktsignal zu synchronisieren;
eine Vorrichtung zum Feinverzögern, um eine feine Verzöge­ rung des internen Taktsignals in Antwort auf das Steuer­ signal aus der Vorrichtung zum Phasendetektieren auszufüh­ ren oder um das Steuersignal aus der Vorrichtung zum Pha­ sendetektieren zu umgehen;
eine Vorrichtung zum Grobverzögern, welche eine Vielzahl von Einheitsverzögerungselementen aufweist, welche mitein­ ander in einer Ringart gekoppelt sind, um das interne Taktsignal aus der Vorrichtung zum Feinverzögern in Ant­ wort auf das umgangene Steuersignal grob zu verzögern;
eine Vorrichtung zum Erzeugen eines Ausgangstaktsignales, um ein Ausgangstaktsignal auszugeben, wenn eine gewünschte Verzögerung in der Vorrichtung zum Grobverzögern erreicht ist; und
ein Verzögerungsmodul bzw. -modell, um das Ausgangstakt­ signal zu verzögern und das verzögerte Ausgangstaktsignal an die Vorrichtung zum Phasendetektieren zu übertragen.
2. Ringregister-gesteuerte Verzögerungsregelschleife nach An­ spruch 1, wobei die Vorrichtung zum Feinverzögern beinhal­ tet:
eine Feinverzögerungsleitung, um das interne Taktsignal zu verzögern, indem das interne Taktsignal mit kapazitiver Ladung versehen wird, welche eine Vielzahl von Kondensatoren hat, die mit einem Signalpfad des internen Taktsignals verbunden sind; und
eine Steuervorrichtung, um selektiv die Kondensatoren mit dem Signalpfad des internen Taktsignals in Antwort auf das Steuersignal aus der Vorrichtung zum Phasendetektieren zu verbinden oder das Steuersignal aus der Vorrichtung zum Phasendetektieren zu umgehen.
3. Ringregister-gesteuerte Verzögerungsregelschleife nach An­ spruch 2, wobei die Vorrichtung zum Grobverzögern beinhal­ tet:
eine Rückwärtsring-Verzögerungsvorrichtung, welche eine Vielzahl von Verzögerungsstufen hat, welche kreisförmig miteinander verbunden sind, um das verzögerte interne Taktsignal durch die Feinverzögerungsvorrichtung grob zu verzögern; und
eine Registervorrichtung, um einen Verzögerungsbetrag des internen Taktsignals aus der Feinverzögerungsvorrichtung in den kreisförmig verbundenen Verzögerungsstufen in Ant­ wort auf das umgangene Steuersignal aus der Vorrichtung zum Phasendetektieren zu steuern.
4. Ringregister-gesteuerte Verzögerungsregelschleife nach An­ spruch 3, wobei jede der Verzögerungsstufen der Rückwärts­ ring-Verzögerungsvorrichtung beinhaltet:
ein erstes NAND-Gate, welches ein Ausgangssignal aus der Registervorrichtung und das interne Taktsignal aus der Feinverzögerungsvorrichtung empfängt;
ein zweites NAND-Gate, welches ein Ausgangssignal aus dem ersten NAND-Gate und ein Ausgangssignal aus der kreisför­ mig verbunden Verzögerungsstufe empfängt; und
ein drittes NAND-Gate, welches ein Ausgangssignal aus dem zweiten NAND-Gate und ein Rücksetzsignal empfängt.
5. Ringregister-gesteuerte Verzögerungsregelschleife nach An­ spruch 3, wobei die Grobverzögerungsvorrichtung die fol­ gende Beziehung erfüllt:
|τCD - τVAR,max| ≦ τFD
wobei τCD eine Verzögerungszeit in der Verzögerungsstufe der Grobverzögerungsvorrichtung, τVAR,max eine maximale Ver­ zögerungszeit in der Feinverzögerungsvorrichtung und τCD eine Verzögerungszeit jedes Kondensators in der Feinverzö­ gerungsvorrichtung darstellt.
6. Ringregister-gesteuerte Verzögerungsregelschleife nach An­ spruch 3, wobei die Vorrichtung zum Erzeugen des Aus­ gangstaktsignales beinhaltet:
einen Rückwärtszähler, der mit der Rückwärtsring- Verzögerungsvorrichtung verbunden ist, um den Umlauf der Verzögerung des internen Taktsignals zu zählen;
einen Vorwärtszähler, der mit der Registervorrichtung ver­ bunden ist; und
eine Vorrichtung zum Ausgeben eines internen Taktsignals, welche einen Vergleichszähler aufweist, um die Zählwerte aus dem Rückwärtszähler und dem Vorwärtszähler zu verglei­ chen und um das im Umlauf verzögerte interne Taktsignal auszugeben.
7. Ringregister-gesteuerte Verzögerungsregelschleife, welche aufweist:
eine Zeitversatz-Erfassungseinrichtung, welche ein inter­ nes Taktsignal empfängt, und zum Ausgeben eines internen Taktsynchronisiersignales, welches mit dem empfangenen in­ ternen Taktsignal synchronisiert ist, und eines verzöger­ ten Pulses, welcher mit einem Verzögerungsbetrag in einem Verzögerungsmodul übereinstimmt;
eine Vorrichtung zum Phasendetektieren, um ein externes Taktsignal mit einem Ausgangstaktsignal, welches von einem Ausgangsanschluss der Ringregister-gesteuerten Verzöge­ rungstegelschleife zurückgeführt wird, zu vergleichen und ein Steuersignal zu erzeugen, um das externe Taktsignal mit dem Ausgangstaktsignal zu synchronisieren;
eine Feinverzögerungsvorrichtung, um eine feine Verzöge­ rung des internen Taktsignals in Antwort auf das Steuer­ signal aus der Vorrichtung zum Phasendetektieren auszufüh­ ren oder um das Steuersignal aus der Vorrichtung zum Pha­ sendetektieren zu umgehen;
eine Grobverzögerungsvorrichtung, welche eine Vielzahl von Einheitsverzögerungselementen aufweist, welche miteinander in einer Ringart gekoppelt sind, um das verzögerte interne Taktsignal aus der Feinverzögerungsvorrichtung in Antwort auf das interne Taktsynchronisiersignal und den verzöger­ ten Puls aus der Zeitversatz-Detektiervorrichtung und das umgangene Steuersignal aus der Feinverzögerungsvorrichtung grob zu verzögern;
eine Vorrichtung zum Erzeugen eines Ausgangstaktsignals für das Ausgangstaktsignal, wenn eine gewünschte Verzöge­ rung in der Grobverzögerungsvorrichtung erreicht ist; und
ein Verzögerungsmodul, um das Ausgangstaktsignal zu verzö­ gern und das verzögerte Ausgangstaktsignal an die Vorrich­ tung zum Phasendetektieren zu übertragen.
8. Ringregister-gesteuerte Verzögerungsregelschleife nach An­ spruch 7, wobei die Feinverzögerungsvorrichtung beinhal­ tet:
eine Feinverzögerungsleitung, um das interne Taktsignal durch Versehen des internen Taktsignals mit einer kapazi­ tiven Ladung zu verzögern, welche eine Vielzahl von Kon­ densatoren aufweist, welche mit einem Signalpfad des in­ ternen Taktsignals verbunden sind; und
eine Steuervorrichtung, um selektiv die Kondensatoren mit dem Signalpfad des internen Taktsignals in Antwort auf das Steuersignal aus der Vorrichtung zum Phasendetektieren zu verbinden oder um das Steuersignal aus der Vorrichtung zum Phasendetektieren zu umgehen.
9. Ringregister-gesteuerte Verzögerungsregelschleife nach An­ spruch 8, wobei die Grobverzögerungsvorrichtung beinhal­ tet:
eine Vorwärtsring-Verzögerungsvorrichtung, welche eine Vielzahl von Verzögerungsstufen hat, welche kreisförmig miteinander verbunden sind, um das interne Taktsynchroni­ siersignal aus der Zeitversatz-Erfassungsvorrichtung um einen Verzögerungsbetrag in dem Verzögerungsmodul grob zu verzögern;
eine Rückwärtsring-Verzögerungsvorrichtung, welche eine Vielzahl von Verzögerungsstufen hat, welche kreisförmig miteinander verbunden sind, um das durch die Feinverzöge­ rungsvorrichtung verzögerte interne Taktsignal grob zu verstellen; und
eine Registervorrichtung, um einen Verzögerungsbetrag des internen Taktsignals aus der Feinverzögerungsvorrichtung in den kreisförmig verbundenen Verzögerungsstufen in Ant­ wort auf das umgangene Steuersignal aus der Vorrichtung zum Phasendetektieren zu steuern und um eine Position der Verzögerungsstufe, welche mit dem gerade umlaufenden Ver­ zögerungspuls korrespondiert, zu speichern.
10. Ringregister-gesteuerte Verzögerungsregelschleife nach An­ spruch 9, wobei jede der Verzögerungsstufen der Rückwärts­ ring-Verzögerungsvorrichtungen beinhaltet:
ein erstes NAND-Gate, welches ein Ausgangssignal aus der Registervorrichtung und das interne Taktsignal aus der Feinverzögerungsvorrichtung empfängt;
ein zweites NAND-Gate, welches ein Ausgangssignal aus dem ersten NAND-Gate und ein Ausgangssignal aus der kreisför­ mig verbundenen Verzögerungsstufe empfängt; und
ein drittes NAND-Gate, welches ein Ausgangssignal aus dem zweiten NAND-Gate und ein Rücksetzsignal empfängt.
11. Ringregister-gesteuerte Verzögerungsregelschleife nach An­ spruch 9, wobei jede der Verzögerungsstufen der Vorwärts­ ring-Verzögerungsvorrichtung beinhaltet:
ein erstes NAND-Gate, welches ein erstes Ausgangssignal aus der Zeitversatz-Detektiervorrichtung und ein Ausgangs­ signal aus der kreisförmig verbundenen Verzögerungsstufe empfängt; und
ein zweites NAND-Gate, welches ein zweites Ausgangssignal aus dem ersten NAND-Gate und ein Ausgangssignal aus der kreisförmig verbunden Verzögerungsstufe empfängt.
12. Ringregister-gesteuerte Verzögerungsregelschleife nach An­ spruch 9, wobei die Grobverzögerungsvorrichtung der fol­ genden Beziehung genügt:
|τCD - τVAR,max| ≦ τFD
wobei τCD eine Verzögerungszeit in der Verzögerungsstufe der Grobverzögerungsvorrichtung, τVAR,max eine maximale Ver­ zögerungszeit in der Feinverzögerungsvorrichtung und τCD eine Verzögerungszeit jedes einzelnen Kondensators in der Feinverzögerungsstufe darstellt.
13. Ringregister-gesteuerte Verzögerungsregelschleife nach An­ spruch 12, wobei die Erzeugungsvorrichtung für das Aus­ gangstaktsignal beinhaltet:
einen Rückwärtszähler, der mit der Rückwärtsring-Verzöge­ rungsvorrichtung verbunden ist, um den Umlauf der Verzöge­ rung des internen Taktsignals zu zählen;
einen Vorwärtszähler, welcher mit der Registervorrichtung verbunden ist, um den Umlauf für das verzögerte interne Taktsignal in der Vorwärtsring-Verzögerungsvorrichtung zu zählen und um eine Position der Verzögerungsstufe zu detektieren, die mit dem gerade umlaufenden Puls korrespon­ diert; und
eine Vorrichtung zum Ausgeben eines internen Taktsignals, welche einen Vergleichszähler hat, um die Zählwerte aus dem Rückwärtszähler und dem Vorwärtszähler zu vergleichen und um das kreisförmig verzögerte interne Taktsignal aus­ zugeben.
14. Ringregister-gesteuerte Verzögerungsregelschleife, welche aufweist:
eine Zeitversatz-Detektiervorrichtung, welche ein internes Taktsignal empfängt, und zum Ausgeben eines internen Takt­ synchronisiersignales, welches mit dem empfangenen inter­ nen Taktsignals synchronisiert ist, und eines verzögerten Pulses, welcher mit einem Verzögerungsbetrag in einem Ver­ zögerungsmodul korrespondiert;
eine Vorrichtung zum Phasendetektieren, um das interne Taktsignal mit einem Ausgangstaktsignal zu vergleichen, welches von einem Ausgangsanschluss der Ringregister­ gesteuerten Verzögerungsregelschleife rückgeführt wird und um ein Steuersignal zu erzeugen, um das interne Taktsignal mit dem Ausgangstaktsignal zu synchronisieren;
eine Feinverzögerungsvorrichtung, um eine feine Verzöge­ rung des internen Taktsignals in Antwort auf das Steuer­ signal aus der Vorrichtung zum Phasendetektieren auszufüh­ ren oder um das Steuersignal aus der Vorrichtung zum Pha­ sendetektieren zu umgehen;
eine Grobverzögerungsvorrichtung, welche eine Vielzahl von Einheitsverzögerungselementen aufweist, welche miteinander in einer Ringart gekoppelt sind, um das verzögerte interne Taktsignal aus der Feinverzögerungsvorrichtung in Antwort auf das interne Taktsynchronisiersignal und den verzöger­ ten Puls aus der Zeitversatz-Erfassungsvorrichtung und das umgangene Steuersignal aus der Feinverzögerungsvorrichtung grob zu verzögern,
eine Vorrichtung zum Erzeugen eines Ausgangstaktsignales für das Ausgangstaktsignal, wenn eine gewünschte Verzöge­ rung in der Grobverzögerungsvorrichtung erreicht ist; und
ein Verzögerungsmodul, um das Ausgangstaktsignal zu verzö­ gern und das verzögerte Ausgangstaktsignal an die Vorrich­ tung zum Phasendetektieren zu übertragen.
15. Ringregister-gesteuerte Verzögerungsregelschleife, welche aufweist:
eine Zeitversatz-Erfassungsvorrichtung, welche ein inter­ nes Taktsignal empfängt, und zum Ausgeben eines Taktsynch­ ronisiersignales, welches mit dem empfangenen internen Taktsignal synchronisiert ist, und eines verzögerten Pul­ ses, welcher mit einem Verzögerungsbetrag in einem Verzö­ gerungsmodul korrespondiert;
eine Vorrichtung zum Phasendetektieren, um ein externes Taktsignal mit einem Ausgangstaktsignal zu vergleichen, welches von einem Ausgangsanschluss der Ringregister­ gesteuerten Verzögerungsregelschleife rückgeführt wird, und um ein erstes Steuersignal zu erzeugen, um das externe Taktsignal mit dem Ausgangstaktsignal zu synchronisieren;
eine Grobverzögerungsvorrichtung, welche eine Vielzahl von Einheitsverzögerungselementen aufweist, welche miteinander in einer Ringart gekoppelt sind, um das verzögerte interne Taktsignal aus der Feinverzögerungsvorrichtung in Antwort auf das Taktsynchronisiersignal und den verzögerten Puls aus der Zeitversatz-Erfassungsvorrichtung und ein zweites Steuersignal grob zu verzögern;
eine Vorrichtung zum Erzeugen eines Ausgangstaktsignals, um das Ausgangstaktsignal zu erzeugen, während die Grob­ verzögerung in der Grobverzögerungsvorrichtung erforder­ lich ist;
eine Feinverzögerungsvorrichtung, um eine feine Verzöge­ rung des internen Taktsignals in Antwort auf das erste Steuersignal aus der Vorrichtung zum Phasendetektieren auszuführen oder um das erste Steuersignal aus der Vor­ richtung zum Phasendetektieren zu umgehen und um dann das zweite Steuersignal zu erzeugen; und
ein Verzögerungsmodul, um das Ausgangstaktsignal zu verzö­ gern und das verzögerte Ausgangstaktsignal an die Vorrich­ tung zum Phasendetektieren zu übertragen.
16. Ringregister-gesteuerte Verzögerungsregelschleife, welche aufweist:
eine Zeitversatz-Erfassungsvorrichtung, welche ein inter­ nes Taktsignal empfängt, und zum Ausgeben eines Taktsynch­ ronisiersignales, welches mit dem empfangenen internen Taktsignal synchronisiert ist, und eines verzögerten Pul­ ses, welcher mit einem Verzögerungsbetrag in einem Verzö­ gerungsmodul korrespondiert;
eine Vorrichtung zum Phasendetektieren, um das interne Taktsignal mit einem Ausgangstaktsignal zu vergleichen, welches von einem Ausgangsanschluss der Ringregister­ gesteuerten Verzögerungsregelschleife rückgeführt wird und um ein erstes Steuersignal zu erzeugen, um das interne Taktsignal mit dem Ausgangstaktsignal zu synchronisieren;
eine Grobverzögerungsvorrichtung, welche eine Vielzahl von Einheitsverzögerungselementen aufweist, welche miteinander in einer Ringart gekoppelt sind, um das verzögerte interne Taktsignal aus der Feinverzögerungsvorrichtung in Antwort auf das Taktsynchronisiersignal und den verzögerten Puls aus der Zeitversatz-Erfassungsvorrichtung und einem zwei­ ten Steuersignal grob zu verzögern; eine Vorrichtung zum Erzeugen eines Ausgangstaktsignals,
um das Ausgangstaktsignal zu erzeugen, während die Grob­ verzögerung in der Grobverzögerungsvorrichtung erforder­ lich ist;
eine Feinverzögerungsvorrichtung, um eine Feinverzögerung des internen Taktsignals in Antwort auf das erste Steuer­ signal aus der Vorrichtung zum Phasendetektieren auszuführen oder um das erste Steuersignal aus der Phasendetek­ tiervorrichtung zu umgehen und dann das zweite Steuersig­ nal zu erzeugen; und
ein Verzögerungsmodul, um das Ausgangstaktsignal zu verzö­ gern und um das verzögerte Ausgangstaktsignal an die Vor­ richtung zum Phasendetektieren zu übertragen.
17. Ringregister-gesteuerte Verzögerungsregelschleife nach An­ spruch 16, wobei die Feinverzögerungsvorrichtung beinhal­ tet:
eine Feinverzögerungsleitung, um das interne Taktsignal zu verzögern, indem eine kapazitive Ladung dem internen Takt­ signal bereitgestellt wird, welche eine Vielzahl von Kon­ densatoren aufweist, die mit einem Signalpfad des internen Taktsignals verbunden sind; und
eine Steuervorrichtung, um die Kondensatoren selektiv mit dem Signalpfad des internen Taktsignals in Antwort auf das erste Steuersignal aus der Vorrichtung zum Phasendetektie­ ren zu verbinden oder um das erste Steuersignal aus der Vorrichtung zum Phasendetektieren zu umgehen.
18. Ringregister-gesteuerte Verzögerungsregelschleife nach An­ spruch 17, wobei die Grobverzögerungsvorrichtung beinhal­ tet:
eine Vorwärtsring-Verzögerungsvorrichtung, welche eine Vielzahl von Verzögerungsstufen aufweist, welche kreisför­ mig miteinander verbunden sind, um das interne Taktsyn­ chronisiersignal aus der Zeitversatz-Erfassungsvorrichtung um einen Verzögerungsbetrag in dem Verzögerungsmodul grob zu verzögern;
eine Rückwärtsring-Verzögerungsvorrichtung, welche eine Vielzahl von Verzögerungsstufen aufweist, welche kreisför­ mig miteinander verbunden sind, um das interne Taktsignal durch die Feinverzögerungsvorrichtung grob zu verzögern; und
eine Registervorrichtung, um einen Verzögerungsbetrag des internen Taktsignals aus der Feinverzögerungsvorrichtung in den kreisförmig verbundenen Verzögerungsstufen in Ant­ wort auf das umgangene Steuersignal aus der Vorrichtung zum Phasendetektieren zu steuern und um eine Position der Verzögerungsstufe, die mit dem aktuell umlaufenden Verzö­ gerungspuls korrespondiert, zu speichern.
19. Ringregister-gesteuerte Verzögerungsregelschleife nach An­ spruch 18, wobei jede der Verzögerungsstufen der Rück­ wärtsring-Verzögerungsvorrichtung beinhaltet:
ein erstes NAND-Gate, welches ein Ausgangssignal aus der Registervorrichtung und das interne Taktsignal aus der Feinverzögerungsvorrichtung empfängt;
ein zweites NAND-Gate, welches ein Ausgangssignal aus dem ersten NAND-Gate und ein Ausgangssignal aus der kreisför­ mig verbunden Verzögerungsstufe empfängt; und
ein drittes NAND-Gate, welches ein Ausgangssignal aus dem zweiten NAND-Gate und ein Rücksetzsignal empfängt.
20. Ringregister-gesteuerte Verzögerungsregelschleife nach An­ spruch 19, wobei jede der Verzögerungsstufen der Vorwärts­ ring-Verzögerungsvorrichtung beinhaltet:
ein erstes NAND-Gate, welches ein erstes Ausgangssignal aus der Zeitversatz-Erfassungsvorrichtung und ein Aus­ gangssignal aus der kreisförmig verbundenen Verzögerungs­ stufe empfängt; und
ein zweites NAND-Gate, welches ein zweites Ausgangssignal aus dem ersten NAND-Gate und ein Ausgangssignal aus der kreisförmig verbundenen Verzögerungsstufe empfängt.
21. Ringregister-gesteuerte Verzögerungsregelschleife nach An­ spruch 18, wobei die Grobverzögerungsvorrichtung die fol­ gende Beziehung erfüllt:
|τCD - τVAR,max| ≦ τFD
wobei τCD eine Verzögerungszeit in der Verzögerungsstufe der Grobverzögerungsvorrichtung, τVAR,max eine maximale Ver­ zögerungszeit in der Feinverzögerungsvorrichtung und TOD eine Verzögerungszeit jedes Kondensators in der Feinverzö­ gerungsvorrichtung darstellt.
22. Ringregister-gesteuerte Verzögerungsregelschleife nach An­ spruch 21, wobei die Vorrichtung zum Erzeugen des Aus­ gangstaktsignals beinhaltet:
einen Rückwärtszähler, der mit der Rückwärtsring- Verzögerungsvorrichtung verbunden ist, um den Umlauf der Verzögerung des internen Taktsignals zu zählen;
einen Vorwärtszähler, der mit der Registervorrichtung ver­ bunden ist, um den Umlauf des verzögerten internen Takt­ signals in der Vorwärtsring-Verzögerungsvorrichtung zu zählen und um eine Position der Verzögerungsstufe, die mit dem aktuell umlaufenden Puls korrespondiert, zu detektie­ ren; und
eine Vorrichtung zum Ausgeben eines internen Taktsignals, welche einen Vergleichszähler aufweist, um die Zählwerte aus dem Rückwärtszähler und dem Vorwärtszähler zu verglei­ chen und um das kreisförmig verzögerte interne Taktsignal auszugeben.
23. Ringregister-gesteuerte Verzögerungsregelschleife nach An­ spruch 16, wobei die Feinverzögerungsvorrichtung beinhal­ tet:
einen Phasenmischer, um das interne Taktsignal und ein verzögertes internes Taktsignal, welches durch eine Verzö­ gerungszeit in der Grobverzögerungsvorrichtung verzögert ist, zu mischen und um die Einheitsverzögerungszeit der Grobverzögerungsvorrichtung in eine Vielzahl von Feinver­ zögerungszeiten zu unterteilen; und
eine Steuervorrichtung, um selektiv die Kondensatoren mit dem Signalpfad des internen Taktsignals in Antwort auf das erste Steuersignal aus der Vorrichtung zum Phasendetektie­ ren zu verbinden oder um das erste Steuersignal aus der Vorrichtung zum Phasendetektieren zu umgehen.
24. Ringregister-gesteuerte Verzögerungsregelschleife nach An­ spruch 23, wobei die Feinverzögerungsleitung eine Vielzahl von Verzögerungselementen beinhaltet, welche miteinander in Reihe verbunden sind und von denen jede die gleiche Verzögerungszeit wie das Einheitsverzögerungselement in der Grobverzögerungsvorrichtung aufweist.
25. Ringregister-gesteuerte Verzögerungsregelschleife, welche aufweist:
eine erste Verzögerungsgruppe, welche eine Vielzahl von Einheitsverzögerungselementen beinhaltet, welche in einer Reihe miteinander gekoppelt sind, um ein Eingangstaktsig­ nal zu verzögern;
eine zweite Verzögerungsgruppe, welche eine Vielzahl von Einheitsverzögerungselementen beinhaltet, welche kreisför­ mig miteinander gekoppelt sind, um ein Ausgangssignal aus der ersten Verzögerungsgruppe zu verzögern, eine erste Steuervorrichtung, um einen linearen Verzöge­ rungsbetrag in der ersten Verzögerungsgruppe zu bestimmen;
eine zweite Steuervorrichtung, um einen kreisförmigen Ver­ zögerungsbetrag in der zweiten Verzögerungsgruppe zu bestimmen.
26. Ringregister-gesteuerte Verzögerungsregelschleife nach An­ spruch 25, welche ferner eine Zeitversatz-Erfassungsvor­ richtung aufweist, um das interne Taktsignal zu empfangen und um ein internes Taktsynchronisiersignal, welches mit dem empfangenen internen Taktsignal synchronisiert ist, und eines verzögerten Pulses auszugeben, welcher mit einem Verzögerungsbetrag in einem Verzögerungsmodul korrespon­ diert.
27. Ringregister-gesteuerte Verzögerungsregelschleife nach An­ spruch 25, wobei jedes der Einheitsverzögerungselemente in der ersten Verzögerungsgruppe die gleiche Verzögerungszeit hat wie jedes der Einheitsverzögerungselemente in der zweiten Verzögerungsgruppe.
28. Ringregister-gesteuerte Verzögerungsregelschleife, welche aufweist:
eine erste Verzögerungsgruppe, welche wenigstens ein Ein­ heitsverzögerungselement aufweist;
eine Vorrichtung zum Modifizieren einer Phase, um ein Aus­ gangssignal aus der ersten Verzögerungsgruppe zu modifi­ zieren;
eine zweite Verzögerungsgruppe, welche eine Vielzahl von Einheitsverzögerungselementen aufweist, welche kreisförmig miteinander gekoppelt sind, um ein Ausgangssignal aus der ersten Verzögerungsgruppe zu verzögern;
eine erste Steuervorrichtung, um einen linearen Verzöge­ rungsbetrag in der ersten Verzögerungsgruppe zu bestimmen; und
eine zweite Steuervorrichtung, um einen kreisförmigen Ver­ zögerungsbetrag in der zweiten Verzögerungsgruppe zu bestimmen.
29. Ringregister-gesteuerte Verzögerungsregelschleife nach An­ spruch 27, welche ferner eine Zeitversatz-Erfassungsvor­ richtung aufweist, um das interne Taktsignal zu empfangen und um ein internes Taktsynchronisiersignal, welches mit dem empfangenen internen Taktsignal synchronisiert ist, und eines verzögerten Pulses auszugeben, welcher mit einem Verzögerungsbetrag in einem Verzögerungsmodul korrespon­ diert.
DE20113507U 2001-08-08 2001-08-14 Ringregister-gesteuerter DLL mit Feinverzögerungsleitung und direktem Zeitversatzerfassungsdetektor Expired - Lifetime DE20113507U1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0047763A KR100422585B1 (ko) 2001-08-08 2001-08-08 링 - 레지스터 제어형 지연 고정 루프 및 그의 제어방법

Publications (1)

Publication Number Publication Date
DE20113507U1 true DE20113507U1 (de) 2001-12-13

Family

ID=19712993

Family Applications (1)

Application Number Title Priority Date Filing Date
DE20113507U Expired - Lifetime DE20113507U1 (de) 2001-08-08 2001-08-14 Ringregister-gesteuerter DLL mit Feinverzögerungsleitung und direktem Zeitversatzerfassungsdetektor

Country Status (4)

Country Link
US (2) US20030030473A1 (de)
JP (1) JP4812981B2 (de)
KR (1) KR100422585B1 (de)
DE (1) DE20113507U1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1745546A2 (de) * 2004-05-13 2007-01-24 Thomson Licensing Verfahren und vorrichtung zum synchronisieren eines taktgenerators bei anwesenheit von jitterbehafteten taktquellen

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100362199B1 (ko) * 2000-06-30 2002-11-23 주식회사 하이닉스반도체 링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프
JP2002366112A (ja) * 2001-06-07 2002-12-20 Hitachi Ltd 液晶駆動装置及び液晶表示装置
KR100500929B1 (ko) * 2002-11-27 2005-07-14 주식회사 하이닉스반도체 지연 고정 루프 회로
KR100505698B1 (ko) * 2003-08-06 2005-08-02 삼성전자주식회사 주파수 변화와 ｐｖｔ 변화에 둔감한 위상 믹서 및 이의제어방법
DE10340411B4 (de) * 2003-09-02 2005-10-13 Infineon Technologies Ag Vorrichtung und Verfahren zur sicheren Ausführung eines Programms
US7046058B1 (en) * 2003-09-24 2006-05-16 Integrated Device Technology, Ltd. Delayed-locked loop with fine and coarse control using cascaded phase interpolator and variable delay circuit
KR100605588B1 (ko) * 2004-03-05 2006-07-28 주식회사 하이닉스반도체 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법
US7230495B2 (en) 2004-04-28 2007-06-12 Micron Technology, Inc. Phase-locked loop circuits with reduced lock time
US7421606B2 (en) 2004-05-18 2008-09-02 Micron Technology, Inc. DLL phase detection using advanced phase equalization
KR100605577B1 (ko) * 2004-06-30 2006-07-31 주식회사 하이닉스반도체 레지스터 제어형 지연 고정 루프 및 그의 제어 방법
WO2006018943A1 (ja) 2004-08-19 2006-02-23 Renesas Technology Corp. 位相同期回路
US7088156B2 (en) * 2004-08-31 2006-08-08 Micron Technology, Inc. Delay-locked loop having a pre-shift phase detector
JP2006275990A (ja) * 2005-03-30 2006-10-12 Nec Electronics Corp 半導体装置
US7276951B2 (en) 2005-05-25 2007-10-02 Micron Technology, Inc. Delay line circuit
KR100711547B1 (ko) 2005-08-29 2007-04-27 주식회사 하이닉스반도체 지연 고정 루프
KR100714892B1 (ko) * 2005-10-26 2007-05-04 삼성전자주식회사 클럭신호 발생기 및 이를 구비한 위상 및 지연 동기 루프
KR20080037233A (ko) * 2006-10-25 2008-04-30 삼성전자주식회사 지연 동기 루프 회로
KR100840697B1 (ko) 2006-10-30 2008-06-24 삼성전자주식회사 다중 위상 클럭신호를 발생시키는 지연동기루프 회로 및 그제어방법
JP2009141569A (ja) 2007-12-05 2009-06-25 Sony Corp クロック信号生成回路、表示パネルモジュール、撮像デバイス及び電子機器
KR100956774B1 (ko) * 2007-12-28 2010-05-12 주식회사 하이닉스반도체 지연 고정 루프 회로 및 그 제어 방법
US7872507B2 (en) * 2009-01-21 2011-01-18 Micron Technology, Inc. Delay lines, methods for delaying a signal, and delay lock loops
KR101076889B1 (ko) * 2010-04-06 2011-10-25 주식회사 하이닉스반도체 데이터출력제어회로
US8373462B2 (en) * 2011-05-19 2013-02-12 Nanya Technology Corp. Delay lock loop and delay lock method
US8624645B2 (en) * 2011-08-15 2014-01-07 Nanya Technology Corp. Multi phase clock signal generator, signal phase adjusting loop utilizing the multi phase clock signal generator, and multi phase clock signal generating method
US9432025B1 (en) * 2014-11-28 2016-08-30 Altera Corporation Techniques for reducing skew between clock signals
TWI604710B (zh) * 2016-04-29 2017-11-01 國立交通大學 四相移鍵控解調變器
KR102268767B1 (ko) 2017-06-09 2021-06-29 에스케이하이닉스 주식회사 지연 회로 및 이를 포함하는 듀티 사이클 제어 장치
WO2019010088A1 (en) * 2017-07-07 2019-01-10 Intel Corporation APPARATUS AND METHOD FOR REDUCING LATCH TIME
US10756711B1 (en) * 2019-11-13 2020-08-25 Xilinx, Inc. Integrated circuit skew determination
KR20220036175A (ko) 2020-09-15 2022-03-22 삼성전자주식회사 메모리 장치 및 그것의 클록 라킹 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5995443A (en) 1990-04-18 1999-11-30 Rambus Inc. Synchronous memory device
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
EP0596657A3 (de) 1992-11-05 1994-12-07 American Telephone & Telegraph Normalisierung der sichtbaren Fortpflanzungsverzögerung.
JP2929888B2 (ja) * 1993-03-26 1999-08-03 株式会社デンソー パルス位相差符号化回路
US5440515A (en) 1994-03-08 1995-08-08 Motorola Inc. Delay locked loop for detecting the phase difference of two signals having different frequencies
TW367656B (en) 1994-07-08 1999-08-21 Hitachi Ltd Semiconductor memory device
US5796673A (en) 1994-10-06 1998-08-18 Mosaid Technologies Incorporated Delay locked loop implementation in a synchronous dynamic random access memory
KR100212139B1 (ko) 1996-07-22 1999-08-02 윤종용 클럭공급장치
US6104209A (en) 1998-08-27 2000-08-15 Micron Technology, Inc. Low skew differential receiver with disable feature
JPH1165699A (ja) 1997-06-13 1999-03-09 Toshiba Microelectron Corp 半導体集積回路装置
US5930182A (en) 1997-08-22 1999-07-27 Micron Technology, Inc. Adjustable delay circuit for setting the speed grade of a semiconductor device
JPH11120768A (ja) 1997-10-09 1999-04-30 Toshiba Corp 半導体集積回路
US6072743A (en) 1998-01-13 2000-06-06 Mitsubishi Denki Kabushiki Kaisha High speed operable semiconductor memory device with memory blocks arranged about the center
JPH11298463A (ja) 1998-04-10 1999-10-29 Hitachi Ltd 半導体集積回路装置
KR100263484B1 (ko) * 1998-04-25 2000-08-01 김영환 클럭신호 지연 장치
KR100295045B1 (ko) 1998-06-23 2001-07-12 윤종용 지연동기루프(dll)를구비한반도체메모리장치
JP3644827B2 (ja) * 1998-08-14 2005-05-11 富士通株式会社 外部負荷を考慮したｄｌｌ回路
JP2000076852A (ja) 1998-08-25 2000-03-14 Mitsubishi Electric Corp 同期型半導体記憶装置
JP3380206B2 (ja) * 1999-03-31 2003-02-24 沖電気工業株式会社 内部クロック発生回路
JP3707960B2 (ja) * 1999-07-23 2005-10-19 富士通株式会社 半導体装置
KR100362199B1 (ko) 2000-06-30 2002-11-23 주식회사 하이닉스반도체 링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1745546A2 (de) * 2004-05-13 2007-01-24 Thomson Licensing Verfahren und vorrichtung zum synchronisieren eines taktgenerators bei anwesenheit von jitterbehafteten taktquellen
EP1745546A4 (de) * 2004-05-13 2009-11-25 Thomson Licensing Verfahren und vorrichtung zum synchronisieren eines taktgenerators bei anwesenheit von jitterbehafteten taktquellen
US7714631B2 (en) 2004-05-13 2010-05-11 Thomson Licensing Method and apparatus for synchronizing a clock generator in the presence of jittery clock sources

Also Published As

Publication number Publication date
US20040201406A1 (en) 2004-10-14
US6919745B2 (en) 2005-07-19
JP2003069424A (ja) 2003-03-07
JP4812981B2 (ja) 2011-11-09
US20030030473A1 (en) 2003-02-13
KR20030013652A (ko) 2003-02-15
KR100422585B1 (ko) 2004-03-12

Similar Documents

Publication Publication Date Title
DE20113507U1 (de) Ringregister-gesteuerter DLL mit Feinverzögerungsleitung und direktem Zeitversatzerfassungsdetektor
DE69827855T2 (de) PLL mit verbessertem Verhältnis zwischen Einrastzeit und Stromverbrauch
DE60008688T2 (de) Frequenzdetektor und Phasenregelkreisschaltung mit einem solchen Detektor
DE60301364T2 (de) Taktrückgewinnungsschaltung
DE19914986B4 (de) Vorrichtung zum Verzögern eines Taktsignals
DE60211244T2 (de) Halbleiterbauelement
DE69737903T2 (de) Verfahren und Vorrichtung für eine störungsfreie Umschaltung zwischen redundanten Signalen
DE19924048A1 (de) Taktphasen-Berichtigungsschaltkreis
DE69629147T2 (de) Digitaler Phasenregelkreis
DE10392225T5 (de) Prüfvorrichtung
DE2428495A1 (de) Anordnung zur stoerungsunterdrueckung in synchronisierten oszillatoren
DE112005003735T5 (de) Prüfvorrichtung, Taktgenerator und elektronische Vorrichtung
DE19749115C2 (de) Taktsignal-Phasenkomparator
DE19852457C2 (de) Verfahren und Vorrichtung zur Phasendrehung in einem Phasenregelkreis
DE2658238A1 (de) Phasenstarre schaltung
DE69924277T2 (de) Verfahren und schaltung für die erzeugung einer variablen taktfrequenz
DE112006000788T5 (de) Taktübertragungsvorrichtung und Prüfvorrichtung
DE69830870T2 (de) Kombinatorische Verzögerungsschaltung für einen digitalen Frequenzvervielfacher
DE60303985T2 (de) Phasenregelkreis zum Reduzieren des Phasenfehlers im stationären Zustand
DE60210013T2 (de) Verfahren und Vorrichtung zum Synchronisieren eines Slave-Netzknotens auf einem Master-Netzknoten
DE3805964C2 (de)
DE60220338T2 (de) Schaltung und Methode zur Erzeugung eines verzögerten internen Taktsignals
DE4028520A1 (de) Schneller digitaler phasenregelkreis
GB2191068A (en) Electrical apparatus for extracting clock signals
EP0100076B1 (de) Schaltungsanordnung zur Takterzeugung in Fernmeldeanlagen, insbesondere Zeitmultiplex-Digital-Vermittlungsanlagen

Legal Events

Date Code Title Description
R207 Utility model specification

Effective date: 20020124

R150 Utility model maintained after payment of first maintenance fee after three years

Effective date: 20041103

R151 Utility model maintained after payment of second maintenance fee after six years

Effective date: 20070828

R152 Utility model maintained after payment of third maintenance fee after eight years

Effective date: 20090903

R071 Expiry of right
R071 Expiry of right