DE3805964C2 - - Google Patents

Description

Die Erfindung betrifft einen digitalen PLL, insbesondere eine Verbesserung der Funktion eines digitalen PLLs, welcher gut für die Anwendung in Hochgeschwindigkeitsschaltungen geeignet ist.

PLL bedeutet "phase locked loop", also "phasengekoppelter geschlossener Regelkreis" oder "phasengekoppelter Regelkreis mit Rückkopplung".

Eine große Vielzahl von Schaltungen wurde entwickelt, um die Verschiebung oder den Bewegungsweg eines beweglichen Objekts durch Demodulation der Ausgangssignale eines Detektionsencoders festzustellen.

Bei einem typischen Beispiel solcher Detektionsschaltungen ist ein digitaler PLL vorhanden, in welchem Analogsignale sinR und cosR entsprechend der Verschiebung eines beweglichen Objekts von einem Encoder ausgegeben werden und zur Detektion der Phase des beweglichen Objekts digitalisiert werden. Genauer gesagt, ein Encoder gibt Analogsignale sinR und cosR entsprechend der Winkelverschiebung eines beweglichen Objekts aus, und diese Analogsignale sinR und cosR werden dann durch die entsprechenden A/D-Konverter digitalisiert. Ein Funktionsgenerations-ROM ist getrennt vorgesehen, um Signale sinΦ und cosΦ aufgrund der Adreßdaten auszugeben, die ein n-Bit-Zähler erzeugt. Diese Signale sinΦ und cosΦ werden mit den digitalisierten Signalen sinR und cosR durch entsprechende Multiplizierer multipliziert. Die Multiplikationsprodukte werden dann zur Berechnung eines Wertes sin(R-Φ) miteinander durch einen Komparator verglichen. Wenn der Wert sin(R-Φ) positiv ist, wird beim "0"-Pegel ein Signal /D ausgegeben. Dagegen wird ein Signal /D beim "1"-Pegel ausgegeben, wenn der Wert sin(R- Φ) negativ ist. Das Signal /D wird dann dem oben beschriebenen Zähler zugeführt, welcher ebenfalls eine Reihe von vorgeschriebenen Taktpulsen erhält. Beim Erhalt des Signals /D beim "0"-Pegel arbeitet der Zähler in einer aufwärtszählenden Weise. Dagegen arbeitet der Zähler in einer abwärtszählenden Weise beim Erhalt des Signals /D beim "1"-Pegel. Ausgangssignale des Zählers werden beim Anstieg des Signals /D entsprechend übernommen.

Im Falle einer solchen Detektionsschaltung arbeitet der digitale PLL so, daß der Wert sin(R-Φ) immer 0 sein sollte, d. h. R sollte immer gleich Φ sein. In anderen Worten, das Ausgangssignal des Zählers entspricht der Winkelverschiebung R des beweglichen Objekts. Selbst wenn das Signal /D zwischen den "0"- und "1"-Pegeln schwankt, wenn sich der Wert sin(R-Φ) 0 nähert, beseitigt das Vorhandensein eines Speichers oder Latch Schwankungen in der Ausgabe. Eine solche Detektionsschaltung ist in der nachveröffentlichten japanischen Patent-Offenlegungsschrift 62-2 11 505 A vorgeschlagen.

Unter der Annahme, daß ein 8-Bit-Zähler und Taktpulse von 2 MHz in der oben beschriebenen Detektionsschaltung verwendet werden, beträgt die maximale Frequenz, welche der Regelkreis verarbeiten kann, 2 MHz/256 = 7,8 kHz. Im Falle von sich sehr schnell bewegenden Objekten übersteigen die Frequenzen ihrer Eingangssignale oft 7,8 kHz, und der Regelkreis ist nicht mehr in der Lage, solche Eingangssignale zu verarbeiten. Daher herrscht auf dem Markt eine starke Nachfrage nach einer Hochgeschwindig­ keits-Signalverarbeitung durch digitale PLL. In Verbindung damit bildet eine Begrenzung der Zugriffsgeschwindigkeit des Funktionsgenerations-ROMs und der Verarbeitungs­ geschwindigkeit des Komparators ein Hindernis, Taktpulse mit höheren Frequenzen zu benutzen. Ferner muß eine Zeit für den Betrieb der A/D-Konverter reserviert werden. Aus diesen Gründen kann eine Signalverarbeitung der digitalen PLL mit höherer Geschwindigkeit nicht erwartet werden, trotz der starken Nachfrage auf dem Markt.

Durch die Erfindung soll die Aufgabe gelöst werden, die Signalverarbeitungsgeschwindigkeit eines digitalen PLLs bedeutend zu erhöhen.

Diese Aufgabe wird gemäß der Erfindung durch die kennzeichnenden Merkmale des Anspruches 1 gelöst.

Gemäß der Grundidee der Erfindung enthält der PLL eine Gruppe von Funktionsgenerations-ROMs mit verschiedenen Bit­ zahlen und eine Bitzahl-Steuerschaltung, welche anhand der Frequenzdetektion der Eingangssignale des Regelkreises die Arbeitsbitzahlen der Hauptelemente im Regelkreis reduziert, wie die Frequenz ansteigt, und, in Übereinstimmung mit einer solchen Verringerung der Arbeitsbitzahl, ein Funktionsgenerations-ROM mit einer kleineren Bitzahl aus der Gruppe auswählt.

Bei einer bevorzugten Ausführungsform der Erfindung enthält der digitale PLL ferner eine Taktpuls-Steuerschaltung, welche Systemtaktpulse mit einer höheren Geschwindigkeit ausgibt, wenn die Frequenz steigt.

Die Erfindung wird im folgenden mit Bezug auf die Zeichnungen beschrieben, in welchen eine Ausführungsform der Erfindung als Beispiel dargestellt ist. Im einzelnen zeigt

Fig. 1 ein Blockdiagramm einer Ausführungsform des digitalen PLLs gemäß der Erfindung,

Fig. 2A und 2B Blockdiagramme eines Zählers, welcher für den in Fig. 1 dargestellten Regelkreis verwendet wird und

Fig. 3 ein Zeitdiagramm für den in den Fig. 2A und 2B dargestellten Zähler.

In Fig. 1 sind A/D-Konverter 11 und 12 mit einem Encoder (nicht dargestellt) verbunden zum Empfang von Analogsignalen sinR und cosR, welche in ihnen digitalisiert werden. Die A/D-Konverter 11 und 12 sind auch mit einem Selektor 15 verbunden, welcher ein EOC- (End of conversion = Ende der Konversion) Steuersignal ausgibt, um den Wand­ lungsvorgang der Konverter 11 und 12 abzuschließen. Die Ausgangssignale der Konverter 11 und 12 werden entsprechenden Multiplizierern 3 und 4 zugeleitet. Gleichzeitig werden die höchsten Bitsignale (MSB) der Ausgangssignale der Konverter 11 und 12 einer Frequenzdiskriminatorschaltung 16 zugeführt. Diese Frequenzdiskriminatorschaltung 16 ermittelt die Frequenzen der Eingangssignale anhand von Änderungen der oben beschriebenen höchsten Bitsignale und gibt, in Überein­ stimmung mit den ermittelten Frequenzen, Steuersignale Sa und Sb an den Selektor 15 und einen Taktgeber 17, welcher Systemtaktpulse ausgibt, ab, um sie an verschiedene Elemente in der Schaltung weiterzuleiten. Der Taktgeber 17 wird von der Frequenzdiskriminatorschaltung 16 gesteuert, um ihre Systemtaktpulse zu beschleunigen, wie ihre Eingangssignalfrequenzen ansteigen.

Funktionsgenerations-ROMs M1 bis Mn sind mit den Multiplizierern 3 und 4 verbunden, von welchen jeder beim Erhalt von Adreßdaten Adr von einem Zähler 18, welcher mit dem Selektor 15 verbunden ist, Signale sin0 und cos0 abgibt. In der Reihenfolge von M1 bis Mn nehmen das Ausgangsdatenbit und der Adreßbus der Funktionsgenerations-ROMs M1-Mn im Zahlenwert ab. Die Adreßbusse der Funktionsgenerations-ROMs M1-Mn sind von der höheren Seite her bzw. vom höchstwertigen Bit ausgehend der Reihe nach miteinander verbunden. Eines der Funktionsgenerations-ROMs M1-Mn wird von dem Selektor 15 ausgewählt, welcher damit verbunden ist. Bei diesem Vorgang gibt der Selektor 15 das EOC-Steuersignal mit einer höheren Geschwindigkeit ab, in Übereinstimmung mit dem Steuersignal Sa, wie die Eingangssignalfrequenz ansteigt, wobei die Umwandlungsbitzahlen der A/D-Konverter 11 und 12 reduziert werden. In Übereinstimmung mit diesem Vorgang wird ein Funktionsgenerations-ROM mit einer kleineren Ausgangsbitzahl vom Selektor 15 ausgewählt.

Der Zähler 18 zählt eine Reihe von gegebenen Taktpulsen CLK und enthält n niedrigere Bits und L höhere Bits. Ein Signal TI vom Selektor 15 wird in eines der n niedrigeren Bits eingefügt. Die Auswahl des für das Signal TI aufnahmefähigen Bits wird vom Selektor 15 durchgeführt. Beim Anstieg der Eingangssignalfrequenz wird ein höheres Bit zum Empfang des Signals TI ausgewählt. Ein Komparator 8 ist zwischen die Multiplizierer 3 und 4 und den Zähler 18 geschaltet. Ferner ist ein Speicher oder Latch 10 mit den Ausgangsseiten des Komparators 8 und des Zählers 18 verbunden.

Der PLL mit der oben beschriebenen Konstruktion arbeitet wie im folgenden beschrieben. Wenn die Frequenzen der Analogsignale sinR und cosR ansteigen, ermittelt die Frequenzdiskriminatorschaltung 16 die Anstiege und gibt als Folge davon Steuersignale Sa und Sb ab, welche den ermittelten Frequenzen entsprechen. Als Folge davon arbeitet der Selektor 15, um die Umwandlungsbitanzahl der A/D-Konverter 11 und 12 zu reduzieren.

Eines der Funktionsgenerations-ROMs M1-Mn, welches der Umwandlungsbitzahl der A/D-Konverter 11 und 12 entspricht, wird ausgewählt, um die Arbeitsbitzahl bei den Multiplizierern 3 und 4 zu verringern, und um die Multiplikationszeit zu verkürzen.

Am Zähler 18 wird das Signal TI vom Selektor 15 in ein Bit eingebracht, welches der gewandelten Bitzahl der A/D- Konverter 11 und 12 entspricht, und das Zählen der Taktpulse CLK wird bei dieser Bitposition gestartet.

Als Folge davon ändert sich sein Zählausgang ziemlich schnell. Wenn das Signal TI in ein k-tes Bit von der niedrigsten Seite bzw. von den niedrigwertigen Bits eingebracht wird, ist seine Arbeitsgeschwindigkeit 2^{(k - 1)}- Mal höher als die Arbeitsgeschwindigkeit, welche benötigt wird, wenn die n niedrigeren bzw. n-niedrigwertigen Bits alle für das Zählen verwendet würden. Die Zählausgänge des Zählers 18 werden als Adreßdaten Adr zu dem ausgewählten der Funktionsgenerations-ROM M1-Mn weitergeleitet. Auf diese Weise wird ein digitaler PLL mit einer reduzierten Bitzahl durch die Multiplizierer 3, 4, den Komparator 8, den Zähler 18 und die Funktionsgenerations-ROMs M1-Mn gebildet. Als Folge davon ist die Arbeitsgeschwindigkeit des Regelkreises um 2^{(k - 1)}-Mal erhöht worden gegenüber der, welche benötigt wird, wenn alle n niedrigeren bzw. n- niedrigwertigen Bits zum Zählen verwendet werden.

In diesem Fall können auch die Frequenzen der Systemtaktpulse, welche vom Taktgeber ausgegeben werden, erhöht werden. Dieser Anstieg der Frequenz fördert auch die Geschwindigkeitserhöhung des PLLs gemäß der Erfindung. Obere Grenzen werden jedoch den Frequenzen der Systemtaktpulse im Zusammenhang mit der Lesegeschwindigkeit an den Funktionsgenerations-ROMs M1-Mn gesetzt.

Wie aus der vorstehenden Beschreibung hervorgeht, werden die Umwandlungsbitzahl der A/D-Konverter 11, 12 und die Bitzahl des PLLs für hohe Frequenzen der Eingangssignale reduziert, wobei die Arbeitsgeschwindigkeit, d. h. die Signalverarbeitungsgeschwindigkeit, des Systems beträchtlich erhöht wird. Die Reduzierung der Bitzahl hat keinen nachteiligen Einfluß auf die Detektionsgenauigkeit insofern, als keine hochgradige Auflösung im Falle eines schnell beweglichen Objekts erforderlich ist.

Die Arbeitsbitzahlen, d. h. der Arbeitsbereich der gewandel­ ten Werte des PLLs und der A/D-Konverter sollten auf Werte gesetzt sein, welche kein Ausbrechen des Regelkreises verursachen und eine zuverlässige A/D-Umwandlung ermöglichen, damit also der Fangbereich des PLL nicht verlassen wird.

Ein Beispiel des Zählers 18 ist in den Fig. 2A und 2B dargestellt, in welchen eine Triggersteuerschaltung TIC, welche im Selektor 15 enthalten ist, ein Bit bestimmt, um einen Triggerimpuls zum Zähler 18 weiterzuleiten.

Wie in Fig. 2B dargestellt ist, enthält der Zähler 18 (n + L) Sätze von Bitzellen BC, welche kaskadenartig verbunden sind, und wobei jedes Bit BC aus logischen Gattern zusammengesetzt ist, wie dies in Fig. 2A dargestellt ist.

Die Bitzelle BC ist in Form eines synchronen Auf- und Abwärts-Zählers gegeben, welcher einen dynamischen Zweiphasen-Taktbetrieb ausführt. Genauer gesagt arbeitet die Bitzelle BC wie folgt.

(1) Wenn ein "0"-Signal ihrem Terminal /D zugeführt wird, arbeitet die Bitzelle BC in einer aufwärtszählenden Weise. Wenn ihr Triggereingangsterminal TI bei dieser Weise auf einem "1"-Pegel gehalten wird, wird ihr Ausgangsterminal Q beim Anstieg der Taktpulse CKB invertiert. Ihr Trigger­ ausgangsterminal TO wird nur dann auf dem "1"-Pegel gehal­ ten, wenn das Ausgangsterminal Q und das Triggereingangs­ terminal TI beide auf dem "1"-Pegel gehalten werden. Sonst wird das Triggerausgangsterminal TO auf dem "0"-Pegel gehalten.

Wenn das Triggereingangsterminal TI in der aufwärtszählenden Weise beim "0"-Pegel gehalten wird, bleibt das Ausgangsterminal Q unverändert, sogar wenn sich die Taktpulse ändern. In anderen Worten, sein Zählbetrieb ist gesperrt.

(2) Wenn ein "1"-Signal ihrem Terminal /D zugeführt wird, arbeitet die Bitzelle BC in der abwärtszählenden Weise. Wenn ihr Triggereingangsterminal TI bei dieser Weise auf dem "0"-Pegel gehalten wird, wird ihr Ausgangsterminal Q beim Anstieg der Taktpulse CKB invertiert. Ihr Triggerausgangsterminal TO wird nur dann auf dem "0"-Pegel gehalten, wenn das Ausgangsterminal Q und das Triggereingangsterminal TI beide auf dem "0"-Pegel gehalten werden. Ansonsten wird das Triggerausgangsterminal TO auf dem "1"-Pegel gehalten.

Wenn das Triggereingangsterminal TI bei der abwärtszählenden Weise auf dem "1"-Pegel gehalten wird, bleibt das Ausgangsterminal unverändert, selbst wenn sich die Taktpulse ändern. In anderen Worten, sein Zählbetrieb ist gesperrt.

(3) Die Bitzelle BC wird zurückgestellt, wenn ihrem Terminal RK ein "1"-Signal zugeführt wird. Beim Zuführen eines "1"-Signals zum Terminal RK wird das Ausgangsterminal Q beim Anstieg der Taktpulse CKB auf dem "0"-Pegel gehal­ ten, ohne Rücksicht auf den Zustand der anderen verarbeite­ ten Signale. Daher werden die Bitzellen BC gleichzeitig synchron zurückgestellt, trotz ihrer Kaskadenverbindung.

Durch die Kaskadenverbindung der Bitzellen BC ist der Zähler so gebildet, daß er jede ausgewählte Anzahl von Bits enthält. Der Betrieb der Bitzelle BC ist in Fig. 3 dargestellt. Im Falle der Konstruktion, welche in den Fig. 2A und 2B dargestellt ist, werden die Taktpulse CKA nicht verwendet.

In der in Fig. 2B dargestellten Konstruktion setzen die Signale TI 1-TIn das erste Bit für den Zählbetrieb. Angenommen, daß ein Signal TIk dem Triggereingangsterminal TI einer Bitzelle BC, welche als das erste Bit wirkt, zugeführt wird, setzt die Triggersteuerschaltung TIC das Signal TIk auf den "1"-Pegel, andere Signale auf eine hohe Impedanzkondition und das Signal /D auf den "0"-Pegel. Als Folge davon wird ein Aufwärtszähler mit (n + L - k) Bits gebildet. Das oben beschriebene Signal TIk wird durch Inversion des Signals /D durch einen in Fig. 2B dargestellten Inverter gebildet.

Wenn die Triggersteuerschaltung TIC das Signal TIk auf den "0"-Pegel setzt, andere Signale auf eine hohe Impedanzkondition und das Signal /D auf den "1"-Pegel, wird ein Abwärtszähler mit (n + L - k) Bits gebildet.

In diesem Falle erhalten die höherwertigen L-Bits des Zählers 18 keine Triggerimpulse von der Triggersteuerschaltung TIC und bleiben außerhalb des digitalen PLLs, diese L-Bits können mit den niedrigwertigen n-Bits durch die gemeinsame Verwendung der Aufwärts- Abwärts-Schalterterminals /D synchronisiert werden. Dadurch kann die Konstruktion des Zählers stark vereinfacht werden.

Claims (4)

1. Digitaler PLL mit einem Paar A/D-Konverter, welche mit einem Encoder zum Empfang von Eingangssignalen verbunden sind, welche einer Verschiebung eines beweglichen Objekts entsprechen, mit einem Paar Multiplizierer, welche je mit den Ausgängen der A/D- Konverter verbunden sind, mit einem Komparator, welcher mit den Ausgängen der Multiplizierer verbunden ist und ein Aufwärts-Abwärts-Schaltsignal in Übereinstimmung mit dem Ergebnis des Vergleichs der Ausgangssignale der Multiplizierer abgibt, mit einem Zähler, welcher mit dem Komparator zum Empfang des Aufwärts-Abwärts-Schaltsignals und mit einer Zufuhrquelle von Systemtaktpulsen verbunden ist, und mit einer Vielzahl von Funktionsgenerations-ROMs mit verschiedenen Bitzahlen, von welchen jedes mit den Multiplizierern verbunden ist, dadurch gekennzeichnet, daß das Paar A/D-Konverter (11, 12) und der Zähler (18) je in ihrer Arbeitsbitzahl veränderbar sind,
daß eine Bitzahl-Steuerschaltung mit den A/D- Konvertern (11, 12), den Funktionsgenerations-ROMs (M1-Mn) und dem Zähler (18) verbunden ist,
daß die Bitzahl-Steuerschaltung die Frequenz der Eingangssignale (sinR, cosR) vom Encoder ermittelt und auf der Basis des Ermittlungsergebnisses ein EOC- Signal ausgibt, welches den A/D-Konvertern (11, 12) zugeführt wird, um die Arbeitsbitzahl zu reduzieren, wenn die Frequenz ansteigt,
daß die Bitzahl-Steuerschaltung auf der Basis des Ermittlungsergebnisses eines der Funktionsgenerations- ROMs (M1-Mn) in Übereinstimmung mit der Arbeitsbitzahl der A/D-Konverter (11, 12), welche durch das EOC- Signal festgelegt ist, auswählt und
daß die Bitzahl-Steuerschaltung ferner auf der Basis des Ermittlungsergebnisses ein TI-Signal ausgibt, welches dem Zähler (18) zugeordnet und in ein höherwertiges Bit gegeben wird, wenn die Frequenz ansteigt, um das Startbit ihres Zählbetriebs festzulegen.

2. PLL nach Anspruch 1, dadurch gekennzeichnet, daß die Bitzahl-Steuerschaltung eine Frequenzdiskriminatorschaltung (16), welche mit den A/D-Konvertern (11, 12) verbunden ist, und einen Selektor (15), welcher mit der Frequenzdiskriminatorschaltung (16) verbunden ist, enthält.

3. PLL nach Anspruch 1, gekennzeichnet durch eine Taktpulssteuerschaltung, welche mit den A/D- Konvertern (11, 12) verbunden ist und mit steigender Frequenz Systemtaktpulse höherer Geschwindigkeit erzeugt.

4. PLL nach Anspruch 3, dadurch gekennzeichnet, daß die Taktpulssteuerschaltung eine Frequenzdiskriminatorschaltung (16), welche mit den A/D-Konvertern (11, 12) verbunden ist, und einen steuerbaren Taktgeber (17), welcher mit der Frequenzdiskriminatorschaltung (16) verbunden ist, enthält.