DE2353253A1

DE2353253A1 - Taktgeber und verfahren zur taktignalerzeugung in einem datenverarbeitungssystem

Info

Publication number: DE2353253A1
Application number: DE19732353253
Authority: DE
Inventors: Glenn David Grant
Original assignee: Amdahl Corp
Current assignee: Fujitsu IT Holdings Inc
Priority date: 1972-10-30
Filing date: 1973-10-24
Publication date: 1974-05-09
Also published as: NL7314824A; US3792362A; NL186726C; NL7317526A; US3851256A; CA998185A; BE808414A; FR2214396A5; DE2361524A1; FR2205223A5; AU6167773A; AT349245B; GB1452294A; CH568619A5; ATA910373A; JPS4996650A; SE393882B; GB1419020A; BE806696A

Description

DIPL.-1NG. FRANZ WERDERMANN PATENTANWALT _ HAMBURG 13

INNCCENTI/STRASSE 10 TELEFON 45 2139

Amdahl Corporation,' Sunnyvale, Kalif. (V.St.A.) . ' .

Taktgeber und Verfahren zur Taktsignalerzeugung in einem

Datenverarbeitungssystem. '

Pur diese Anmeldung wird die Priorität aus der entsprechenden US-Anmeldung Serial No. 302 222 vom 30. Oktober 1972 in Anspruch genommen. ■ ;

Die Erfindung betrifft Takt- oder Zeitgeber für Datenverarbeitungssysteme hoher Arbeitsgeschwindigkeit mit mehreren, zur Übertragung von Daten über Dätenwege und zum Halten der Datenübertragung über die Datenwege dienenden, durch von einem Taktgeber gelieferte Taktsignale gesteuerten Halteschaltungen, wobei die Taktsignalverzerrung- gleich groß oder kleiner ist als eine maximale Taktgeberverzerrung und die Datenhaltung -durch die Halteschaltungen innerhalb einer unter der maximalen Halteverzögerung liegenden Zeitspanne erfolgt, und mit einem zur Erzeugung von Taktsigna- . len mit der Frequenz F und Vorgabe einer 1/F .entsprechenden Taktzeit CT dienenden Taktgeber, wobei die maximale Taktgeberverzerrung mit CS und die· maximale Halteverzögerung mit MLD bezeichnet ist. ·

In Datenverarbeitungssystemen stellt der Taktgeber die primäre Takt- oder Zeitsteuerung für viele Vorgänge innerhalb des Systems dar. Bekannte Taktgeber arbeiten im allgemeinen entweder mit Flanken- oder mit Schwellwerttriggerung. '■";■'■" ^:' - '" ■

Bei flankengetriggerten Taktgebern wird die Information an der Vorder- oder der Hin.terflanke der Taktimpulse gesehal-

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tet, und diese Taktgeber werden oft als Wechselspannungs-Taktgeber bezeichnet. Flankengetriggerte Taktgeber sind aufgrund ihrer Geräuschempfindlichkeit, ihres schlechten frequenzganges und aufgrund der Tatsache, daß sich, der genaue Zeitpunkt von Vorder- und Hinterflanke schwierig steuern läßt, nicht sehr gut geeignet« Bei schwellwertgetriggerten Taktgebern wird die Information auf dem GIeichspannungspegel der Taktimpulse geschaltet, und diese Taktgeber werden oft als Gleichspannungs-Taktgeber bezeichnet. Bei schwellwertgä fcriggerten Taktgebern muß das Signal während einer Mindestzeit angelegt sein, damit am Eingang ausreichend Energie zur Umschaltung des Ausgangspegelwerts zur Verfügung steht. Diese Mindestzeit wird typischerweise für die kürzeste Schaitfunktionadauer innerhalb des Systems definiert. Da eine Halteschaltung (latch circuit) typischerweise die kürzeste, in einem DatenverarbeituQgeeystem ausgeführte Speicherfunktionedauer darstellt, ist die als maximale Halteverzögerung MLD und beim Schalten von Halteschaltungen auftretende Zeitspanne ein Parameter, der zur Kennzeichnung des Taktgeber in einem Datenverarbeitungssystem verwendet wird. Weitere Parameter sind die Taktgeberverzerrung CS (clock skew), die maximale Datenweg— verzögerung. Dmax und die minimale Datenwegverzögerung Dmin.

Die maximale Halt ever zögerung MID, während welcher ein Taktimpuls auftreten süß, ist als die Impulsbreite, d.h. die Zeitspanne zwischen Vorder» und Hinterflanke eines Taktsignals definiert, das eine ausreichende Dauer aufweist, um eine Halteschaltung oder deren Äquivalent, welcher ein zur Speicherung dienendes Eiagangs-Patensignal zugeführt wird, zu speichern und ein zuverlässiges, entsprechendes _y Ausgangs-DatenBignal zu liefern.

Sie Taktgeberverzerrung GS ist definiert als der maximale ünterachied zwischen den Vorderülanken zweier, ein und demselben Takt zugeardiieter Taktimpuls© ₈ gemessen an den Eingängen der Halteschaltungen oder äquivalenter Schal-

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tungen an beliebiger Stelle innerhalb dee Systems. Die' Taktgeberverzerrung wird hervorgerufen durch Schwankungen der elektrischen Parameter in den verschiedenen Signalwegen, durch welche die Taktsignale innerhalb des Systems zugeführt werden. .

Die maximale Datenwegverzögerung Dmax ist definiert als die maximale Zeitspanne, welche einem Datenweg zur Verfugung steht, um nach Eingabe eines Eingangs-Datensignals in den Datenweg ein entsprechendes Ausgangs-Daten-Signai zu liefern. Die minimale Datenwegverzögerung Dmin. ist definiert als die Mindestzeit, welche ein Datenweg benötigt, um nach Eingabe eines Eingangs-Datenöignals in den Datenweg ein entsprechendes Aüsgangs-Datensignal abzugeben. Maximale und minimale Datenwegverzögerung werden in einem beträchtlichen Maße durch die Anzahl der Logikstufen, durch Schwankungen in den Schaltungsparametern innerhalb jeder einzelnen Logikstufe und durch die.physikalische FeIdanordnung der Datenwege vorgegeben.

Zur Verringerung der in Datenverarbeitungssystemen erforderlichen Schaltungsanzahl können Taktgeber in der Weise ausgelegt werden, daß die Impulsbreite der Taktsignale gleich der maximalen Halteverzögerung ist. Eür das System ist dann erforderlich, daß die minimale Datenwegverzögerung Dmin eine Verzögerung umfaßt, welche wenigstens gleich der Taktgeberverzerrung CS ist» Wenn irgendein Datenweg diese Verzögerung nicht aufweist, ergeben sich innerhalb einer Taktimpulsperiode sogenannte Wettlaufbedingungen, so daß während eines Taktimpulses manchmal Daten fälschlich zweimal durchgesteuert werden. Mit bekannten-Taktgebern hoher Arbeitsgeschwindigkeit lassen sich zwar die Schaltungskosten durch entsprechende Auslegung des Taktgeber-Systems senken, wobei jedoch in vielen Fällen die Taktgeberhöehstfrequenz und daher die Leistungsspitze leidet.

Durch die Erfindung sollen nunmehr ein verbesserter

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Taktgeber und ein neuartiges Verfahren zur Taktsignalerzeugung für ein Datenverarbeitungssystem geschaffen werden, welche aufgrund einer geeigneten Bemessung der Taktimpulsbreite sowohl einen optimalen als auch, einen möglichst kostengünstigen Betrieb des Datenverarbeitungßsystems ermöglichen.

Der erfindungsgemäß vorgeschlagene Taktgeber für ein DatenverarbeitungssyBtem der eingangs genannten Ausführung ist erfindungsgemäß dadurch gekennzeichnet, daß die Verzögerungszeiten der Datenwege kleiner als eine maximale Datenwegverzögerung Dmax, und größer als eine minimale Eatenwegverzögerung Drain bemessen sind, und der Taktgeber Vorrichtungen zum Erzeugen von TaktSignalen aufweist, deren Impulsbreite CfW größer ist als MLD, wobei die Summe aus CPW und CS kleiner ist als Dmin und CT größer ist als Dmax.

Entsprechend dem weiterhin vorgeschlagenen Verfahren zur Taktsignalerzeugung werden Taktsignale mit einer Frequenz P, welche eine Taktzeit CT gleich. 1/i¹ vorgibt, und mit einer über der maximalen Halteverzögerung MLD liegenden Impulsbreite CPW, welche wenigstens einen Teil der Taktgeberverzerrung umfaßt, wobei die Taktzeit CT der Taktsignale größer ist als die maximale Datenwegverzögerung Dmax, erzeugt und mit einer unter einer maximalen Taktgeberverzerrung CS lie- ' genden Taktverzerrung zwei durch, einen besonderen Datenweg untereinander verbundenen Speicherschaltungen zugeführt, und Datensignale werden von der ersten Speicherschaltung über den Datenweg der zweiten Speicherschaltung zugeführt.

Der vorgeschlagene Taktgeber ist insbesondere für ein Datenverarbeitungssystem hoher Arbeitsgeschwindigkeit geeignet. Die Impulsbreite des Taktsignals ist. größer bemessen als die maximale Halteverzögerung und umfaßt die Taktgeberverzerrung teilweise oder ganz.

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Entsprechend einem weiteren Merkmal des erfindungsgemäßen Verfahrens kann bei einer Ausführungsform die Impulsbreite der Taktsignale CPW angenähert gleich. CS + MLD gemacht werden, wobei CPW + CS kleiner als Dmin gemacht und das System mit der höchsten Taktgeberfrequenz betrieben wird. Auf diese Weise läßt sich die höchste Taktgeberfrequenz mit der kleinsten Anzahl von Schaltungen erhalten.

Entsprechend einer weiteren Ausführungsform wird die Impulsbreite der Taktsignale CPW größer als MLD -t- CS₅ CPW + CS kleiner als Dmin gemacht und das System mit der höchsten Taktgeberfrequenz betrieben. Dadurch ist gewährleistet j daß das Datenverarbeitungssystem stets mit der Höchstfrequenz arbeitet.

Die Erfindung wird im nachfolgenden anhand" der in den Zeichnungen dargestellten bevorzugten Ausführungsbeispiele näher erläutert.

Fig. 1 ist ein Blockschaltbild eines maschinellen -Datenverarbeitungssystems mit einem erfindungsgemäß ausgebildeten Taktgeber.

Fig. 2 veranschaulicht die Datenwege für ein Addierwerk innerhalb der Ausführungseinheit des' Systems von Fig. 1 und die Zeitgäbe für die durch das Addierwerk übertragenen Daten vermittels des Taktgebers.

Fig. 3 zeigt Einzelheiten der Daten- und Taktwege des Addierwerks von Fig. 2.

Fig. 4 ist eine grafische Darstellung des Zusammenhangs zwischen der Frequenz des Datenverarbeitungssystems Und der Taktimpulsbreite.

Fig. 5 zeigt verschiedene, zur Veranschaulichung der Arbeitsweise des Taktgebers von Fig. 3 dienende Wellenformen.

Flg. 6 zeigt die Ausbildung des zur Erzeugung von¹

Taktsignalen dienenden erfindungsgemäßen Taktgebers.

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Pig. 7 sind zur Veranschaulichung der Arbeitsweise des Taktgebers von Fig. 6 dienende Wellenformen.

Das in Fig. 1 dargestellte maschinelle Datenverarbeitungssystem läßt sich mit dem erfindungsgemäßen Taktgeber und nach dem vorgeschlagenen Verfahren zur Taktsignalerzeugung verwenden. Das Datenverarbeitungssystem umfaßt allgemein einen Hauptspeicher 2, eine Speichersteuereinheit 4» eine Instruktionseinheit (Befehlseinheit) 8, eine Ausführungseinheit (Steuerwerk) 10, eine Kanaleinheit 6 mit zugeordneten Eingabe- und Ausgabevorrichtungen, sowie ein Bedienungspult 12. Das in Fig. 1 dargestellte DatenverarbeitungBBystem arbeitet in bekannter Weise gesteuert durch ein gespeichertes Instruktions- oder Befehlsprogramm. Typischerweise werden die Instruktionen (Befehle) und die Daten, auf welche die Instruktionen einwirken, von den Eingangs- und Ausgabevorrichtungen über die Kanaleinheit 6 durch die Speiehersteuereinheit 4 in den Hauptspeicher 2 eingegeben. Von dem Hauptspeicher 2 werden Instruktionen vermittels der Instruktionseinheit 8 durch die Speichersteuereinheit 4 abgerufen und dekodiert, und steuern die Ausführung innerhalb der Ausführungseinheit 10. Die Ausführungseinheit 10 führt die in der Instruktionseinheit 8 dekodierten Instruktionen aus und wirkt auf der Ausführungseinheit von entsprechenden Stellen innerhalb des Systems zugeführte Daten ein.

Die Ausführungseinheit 10 weist ein Addierwerk auf, mit dem bestimmte Instruktionen des Systems von Fig. 1 ausgeführt werden, insbesondere Instruktionen, welche das Addieren von Operanden entsprechend den Regeln der Exponentarithmetik erforderlich machen. Im Hinblick auf die Arbeitsweise des in Fig. 1 dargestellten grundlegenden maschinellen Datenverarheitungssystems wird auf eine weitere, gleichzeitig eingereichte Patentanmeldung derselben Anmelder in verwiesen (entsprechend US—P_aten.tanmel-

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dung Serial No. 302 221 vom 50. Oktober 1972)«

In Fig. 2 sind die Bäsisäatenwege innerhalb der Ausführungseinheit 10 in Verbindung mit dem erfindungsgemäßen · Addierwerk 32 dargestellt. Die zu addierenden Daten werden dem Addierwerk 32 durch den LUCK 20 zum IH-Register

24 und zum 2H-Register 25 zugeführt. .

Das iH->Register 24 und'das 2H-Register 25 sind jeweils 32 bits breit, die mit 0 bis 31 in Fig. 2 bezeichnet sind» Nur ein aus 4 bits bestehendes halbes Byte wird in Verbindung mit einem repräsentativen Beispiel der Erfindung zugefügt. Insbesondere speichern das 1Ή-Register und das 2H-Hegister jeweils ein Wort, welches gleich ist vier 'S-bit-Datenbyten. In dieser Beschreibung wird nur eines aus vier Byten in jedem Register beschrieben. Der Operand Ä wird im IH-Register 24 an den Bitstellen 4 bis 7 gespeichert* welche Eingänge a4 bis a7 erzeugen. In entsprechender Weise wird der Operand B im 2H-Register

25 in den Bitstellen 4 bis 7 gespeichert, welche die Eingänge b4 bis b7 erzeugen. Im entsprechenden Zeitpunkt des Arbeitsablaufs des Datenverarbeitungssystems von Fig. werden die Operanden-A Und B durch Gatter auf das in Fig. dargestellte Addierwerk 32 geschaltet*und der Unterschied A-B erscheint an der 4-blt-Ausgangs-Sammelschiene 99, während der Unterschied B-A an der 4-bit-Ausgangs-Sammelschiene 98 erscheint.

Im geeigneten Zeitpunkt des Arbeitsganges des Datenverarbeitungssysiiems erfolgt die Bestimmung, ob der Operand A größer ist als der Operand B bzw» entgegengesetzt. Bei Ausführung dieser Bestimmung wählt ein Signal irider Leitung 92 die entsprechende Ausgangs-Sammelschiene 98 oder 99an und gibt die ausgewählte Differenz zur Weiterverarbeitung in dem in Fig. 1 dargestellten System in das SAR-Register 3β ein. „Das Signal in der Leitung 92 wird bei einer Aus-

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führungsform von der LUGK-Einheit 20 geliefert, welche logische Vergleiche ausführt. Andererseits kann die Leitung auch von Bits höherer Ordnung des Addierwerks 32 abgeleitet werden, wenn solche verwendet werden.

Die Ausführungseinheit 10 umfaßt außerdem ein Schieberegister (shifter) zum Verschieben der Mantissenabechnitte der Operanden A und B in Abhängigkeit von der ausgewählten Differenz A-B oder B-A bei Ausführung der exponent arithmetischen Ausrichtung. Weitere Einzelheiten des Schieberegisters Bind in einer weiteren US-Patentanmeldung derselben Anmelderin, Serial No. 302 227 vom 30. Oktober 1972 beschrieben.

Wie aus Pig. 2 ersichtlich, besteht das Addierwerk 32 aus fünf Logikstufen I-V und ist vom Übertrag-Übertragungstyp. Die LogikBtufe I bildet die Plus- und,Minusphasen der Eingangssignale. Bitübertragungs- und -erzeugungesignale und Gruppenübertragungs- und erzeugungssignale werden in der Logikstufe II erzeugt. In der Logikstufe III werden die Signale aus der zweiten Logikstufe logisch miteinander verknüpft, um die Halbsummensignale und die Gruppenübertragungssignale zu bilden. In der Logikstufe IV werden die vollen Summen aus den Signalen der Logücstufe III erzeugt. Die Logikstufe V stellt eine Leistungsstufe für die Differenz A-B und eine Leistungsstufe und Inverter für die Differenz B-A dar.

In Pig. 1 erscheint der Datensignal-DA-Eingang zum 1H-Register 24 kurze Zeit nach dem Taktsignal d und wird dementsprechend durch das Taktsignal C1 in das 1H-Register 24 zur Haltung eingegeben (latched), um das Ausgangsdatensignal DB zu liefern. Das DB-Datensignal vom 1H-Register 24 stellt einen Eingang in der Sammelschiene 55 zum Addierwerk 32 dar, über welche es durch die fünf Logiketufen I-V übertragen wird. Das Datensignal DB erfährt bei Übertragung durch die fünf Logikstufen des Addierwerks 32 eine Datenwegverzögerung X und liefert ein Ausgangsdatensignal DC in der Ausgangs-Sammelschiene 98, welches durch

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das Taktsignal C2 zur Haltung in das SAR-Register 38 eingegeben wird* Daßι durch, das Taktsignal G2 in das SAR-Register 3d eingegebene Datensignal BC bildet am Ausgang dee Registers 38 ein Datensignal DD. Die Taktsignale. C1 und 02, Welche die Haltung der Datensignale verursachen*, werden von dem Taktgeber 102 des DatenverarbeitungBsystems geliefert.

In Fig. 3 ist eine Stufe des ΪΗ-Registers 24 als Halteschaltung 124 dargestellt. In entsprechender Weise ist eine Stufe des SAR-Registers 38 als Halteschaltung • 138 dargestellt. Der Eingang für die Halteschaltung 124 besteht aus dem Datensignal DA, und ihr Ausgang besteht aus dem Datensignal DB.

Die Halteschaltung· 124 weist die ODER/NÖR-Gatter 151 bis 154 aufj welche die Haltefunktiöri ausführen. Das DB-Aus gangs signal gelangt als Eingang an die fünf Logik<stufen 132, die einen Teil des Addierwerks 32 von Fig. 2 bilden. Die Logikstufen 132 stellen fünf beliebige Logikpegelwerte dar, durch welche das Signal DB übertragen wird, und bilden das Ausgangsdatensignal DC. Weitere Einzelheiten über die Datenwege im Addierwerk 32 sind in einer weiteren Anmeldung derselben Anmelderln," der. US-Anmeldung Serial No. 502 225 vom- 30. Oktober 1y72 beschrieben. -_ " .-■■/■-. ,

Das Ausgangsdatensignal gelangt als Eingang ;;ür Halteschaltung 138, die" identisch ausgebildet ist zur Halteschaltung 124, so daß entsprechende ODER/NOR-Gatter mit entsprechenden Bezugszeichen, jedoch mit Beistrich bezeichnet sind. Der Ausgang von der Halteschaltung 13ö ist das Datensign^tl "DD.

In FIg, 6 ist der erfindungsgemäße Taktgeber in Verbindung mit einem entsprechenden Abschnitt des DatenverärbeitungsBystems dargestellt. Der Taktgeber besteht aus einem herkömmlichen Rechtoekweilengenerator I04 aus Oszllla-

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tor und Impulsformerschaltungen, in denen das Oszillator-Ausgangssignal in eine Rechteckwelle geformt wird. Der Rechteckwellengenerator 104 erzeugt ein Rechteckwellen-Ausgangssignal mit einer Frequenz Έ, die typischerweise 50 MHz beträgt und daher eine Taktperiode für das Datenverarbeitungssystem CT von.20 Nanosekunden vorgibt. Daß Außgangssignal des Rechteckwellengenerators 104 erscheint als Eingangssignal an, mehreren NOR-Gattern 115, 115' und 115"» die zusammen eine Mehrchipträger-Verteilerschaltung MCC 107 bilden. Jedes Gatter 115 speist jeweils eine Mehrchipträgerschaltung 111, 111' und 111", und insbesondere die NOR-Gatter 116, 116' bzw. 116".

Die NOR-Gatter'116 sind an ihrem zweiten Eingang mit den Sperrleitungen 110, 118' bzw. 118" verbunden, welche das Taktsignal zu sämtlichen Teilen der entsprechenden MCC-Schaltung sperren* Die Ausgänge der NOR-Gatter 116 liegen unmittelbar an ODER-Gattern 12.0 und an einer Verzögerungskette aus vier ODER/NOR—Gattern 122, die ihrerseits als zweite Eingänge an den ODER-Gattern 120 liegen. Die Gatter 122 und die Gatter 120 verändern das Tastverhältnis des Rechteckwellenausgangssignals von den Gattern 116. Der Rechteckwellenausgang von den NOR-Gattern 116 erscheint an den Ausgängen der ODER-^Gatter 120 als schmalere Recbteckwellen. Die Impulsbreite der von den ODER— Gattern 120 ausgehenden Signale wird entsprechend einer Ausführungsform der Erfindung so bemessen, daß er gleich . ist der Taktgeberverzerrung zuzüglich der maximalen Halte verzögerung. Durch Veränderung der Gatteranzahl in der Gatter-Verzögerungskette 122 wird die Impulsbreite der Taktsignale entsprechend verändert.

Die Ausgangssignale der Gatter 120, 120« und 120" sind die Taktsignale Cd', CC2 bzw. CC3, welche die Verteiler 123, 123* und 123" speisen. Jeder Verteiler 123 besteht typischerweise aus mehreren. ODER/NOR-Gattern ent-

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sprechend denen in. der Verteilerschaltung 107. Die elektrischen Eigenschaften aller, die Taktsignale Cd, CG2und CC3 erzeugenden Schaltungswege können innerhalb der in der Halbleitertechnologie für hohe Arbeitsgeschwindigkeiten üblichen Toleranzen schwanken- Außerdem können Verzögerungsunterschiede absichtlich' dadurch hervorgerufen werden, daß der physikalische Weg, welchen die Signale innerhalb der Verteiler durchlaufen müssen, in einer entsprechenden Länge bemessen wird. Durch entsprechende Justierung und Prüfung der Verteilerschaltungen 123 können sämtliche Taktsignale fe_in abgestimmt werden, um ein gewünschtes Taktverhältnis zu erhalten und damit zu gewährleisten, daß zwischen zwei Taktsignalen die maximale Taktgeberverzerrung CSnicht überschritten wird»

Die in Fig. T dargestellte Wellenform 104 stellt das Ausgangssignal des Reehteckwellengenerators 104 dar, dessen Taktperiode die Taktzeit CT des Datenverarbeitungssystems vorgibt. Die Taktzeit CQT ist gleich. T/P, wobei F die' Oszillatorfrequenz des Reehteckwellengenerators 104 ist. Die in Fig. 7 dargestellte. Rechteckwelle 104 hat einen Übergang zu positiveren Werten bei -ti , gefolgt von einem Übergang zu negativeren Werten bei t"9, wiederum gefolgt durch einen Übergang zu positiveren Werten bei t19. Die Welle 104 wird in den Gattern 1.15 invertiert und verzögert, und erneut in den Gattern 116 verzögert. Die Verzögerung sämtlicher Gatter 115 und 116 entspricht typiseherweise einer Einheit von t, so daß die Gesamtverzögerung für die Gatter 115 und 116 zwei Einheiten von t entspricht* Die Wellenform 116 in Pig. 7 ist die invertierte Wellenform 104, welche um zwei Einheiten t verzögert ist. Dementsprechend weist die Welle 116 einen Übergang zu negativeren Werten bei ti auf, gefolgt durch einen Übergang zu positiveren Werten bei ti 1_s wiederum gefolgt durch einen Übergang zu negativeren Werten bei t21, Die Welle 11*6 stellt ebenfalls Rechteckimpulse dar und ist das Ein-

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gangssignal für die Gatter-Verzögerungskette 122, welche die Wellenform 116 invertieren und um vier Einheiten t verzögern, wobei die Wellenform 122 entsteht. Die Welle 122 hat einen Übergang zu positiveren Werten bei t5, einen Übergang zu negativeren Werten bei ti5 und einen Übergang zu positiveren Werten bei t25.

Die ODER-Gatter 120 verknüpfen die Wellenformen 11b und die verzögerte und invertierte Wellenform 122 logisch und bilden Taktsignale 120 mit der gewünschten Impulsbreite. Die Wellenform 120 ist die logische ODER-Funktion der Wellenformen 116 und 122, verzögert durch eine Einheit t, welche die Nennverzögerung der Gatter 120 darstellt. Dementsprechend weist die Welle 120 einen Übergang zu negativeren Werten bei t2 auf, welches um eine Einheit t nach dem Übergang der Wellenform 116 zu negativeren Werten bei ti folgt. Iii entsprechender Weise weist die Welle 120 einen Übergang zu positiveren Werten bei t6 auf,, was eine Einheit t nach dem Übergang der Welle 122 zu positiveren Werten bei t5 ist. Der übergang zu negativeren Werten der Welle 120 zwischen t2 und t6 stellt einen ersten Taktimpuls und eine erste Taktperiode des Datehverarbeitungssystems dar, während der zu negativen Werten gehende Impuls zwischen t22 und t26 den nächsten Arbeitstakt des Datenverarbeitungssystems bildet. ·

Die in Fig. 7 dargestellte Welle 120, welche den Ausgang des Gatters 120 von Fig. 6 darstellt, sollte gleichfalls dem Ausgang des Gatters 120· von Fig. 6 entsprechen, jedoch führen Unterschiede der elektrischen Parameter in den verschiedenen* Schaltungen von Fig. 6 normalerweise zu Wellenformen, welche zueinander versetzt oder verzerrt sind. Wie bereits angedeutet, weisen die Verteilerschaltungen 123, 123¹ und 123" Verzerrungseinstellmittel auf, durch welche gewährleistet wird, daß die Taktsignaie C1, C2 und C3 innerhalb der Grenzen der maximalen Taktgeberverzerrung CS durch die in Fig. 7 dargestellte Wellenform

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120 wiedergegeben werden, wie weiter unten in Verbindung mit den in Jig. 5 dargestellten Wellenformen erläutert

ist» - . . -

In Pig. 5 ist gezeigt, in welcher Weise die von dem Taktgeber von J?ig. 6 gelieferten Taktsignale C1 und C2 . die übertragung der Dateneingangesignale an der Halteschaltung 124 durch den Byteaddierer—Datenweg 132 zur _ Halteschaltung 13ö steuern. Das Taktsignal G1 hält das Eingangsdatensignal DA zwecks Ausbildung des Ausgahgs-Datensignals DB,- welches wiederum über den Datenweg 132 . übertragen wird und das Datensignal DC bildet, welches durch das Taktsignal C2 gehalten wird, um das Ausgangs-Datensignal DD.au bilden.

Das in Pig. 5 dargestellte Taktsignal C1 weist im Zeitpunkt t2 eine Vorderflanke, und im Zeitpunkt t6 eine Hinterflanke auf. Die Taktperiode CT ist gleich 1/i¹, wobei die Vordefflanke des-zweiten Taktimpulses bei t22 um 20 Einheiten t nach der ersten Vprderflanke bei t2 erscheint. In entsprechender Weise erscheint die Hinterflanke des zweiten Taktimpulses bei t26, welches um 20 Einheiten t hinter der Hinterflanke des ersten Taktimpulses bei t6 erscheint. ; - -

Das Datensignal DA geht im Zeitpunkt t.2+._f d.h. etwas nach der Vorderflanke des Taktsignals Ci bei t2 und vor t3 von 0 zu 1. Wenn sich das Datensignal DA auf dem Wert 1 befindet, und* das Taktsignal 0.1 auf Q befindet, wird der Pegelwert 1 des DA-Signals übertragen und erzeugt im Zeitpunkt t4+ das Datensignal DB. Die Halteverzögerung LD iat die Zeitöpanne zwischen dem Übergang des Datensignals DA im Zeitpunkt t2+^und dem Übergang des Datensignäls DB im Zeitpunkt t4+. Die Halteverzögerung LD ist eine Funktion der Schaltzeit der NOR-Gatter 151 bis 154.

Die Halteschaltung 124 arbeitet in üblicher Weise. Der Eingang 0 des Gatters 151 erzeugt einen Eingang 1 an

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dem Gatter 152 und einen Eingang O an dem Gatter 154. Der Eingang O am Gatter 154 erzeugt in Kombination mit der 1 des Datensignals DA einen Ausgang 0 am Gatter 154. Der Ausgang 0 des Gatters 154 wird mit dem Ausgang ü des Gatters 152 kombiniert und erzeugt einen Ausgang 1 am Gatter 153. Die beiden Eingänge 1 am Gatter 152, welche jeweils vom Gatter 153 bzw. 151 geliefert werden, bilden den Ausgang 0 am Gatter 152. Wenn das Taktsignal CM im Zeitpunkt tG den Wert 0 annimmt, werden die Ausgänge des Gatters 151 umgekehrt, so daü ein Eingang 1 am Gatter 154 erscheint.

Wenn das Taktsignal G1 im Zeitpunkt t6 von 0 auf 1 geht, liefert das Gatter 154 an das Gatter 152 den Wert 0, und an das Gatter 154 den Wert 1. Das Gatter" 154 hält aufgrund des Pegelwerts 1 des Datensignal DA seinen Ausgangspegel auf Q. Das Gatter 152 hält aufgrund der Halterückkopplung von Gatter 153 zu Gatter 152 seinen Ausgang auf 0. Das Gatter 152 hält seinen Ausgang auf 0, auch, wenn das Datensignal DA seinen Pegelwert von 1 zu 0 verändert, wie willkürlich, für den Zeitpunkt t22+ dargestellt ist.. Nach dem Zeitpunkt t22+ verändert das Gatter 154 seinen Ausgang von 0 zu 1 nicht, was auf den Eingang 1 von dem Gatter I5I zurückzuführen ist. Nach dein Zeitpunkt t22 verändert sich das Taktsignal C1 von 1 zu O und schaltet dadurch den Ausgang des Gatters 151 und den Eingang zum Gatter 154 zu O um, so daß am Gatter 154 der Ausgang 1 erscheint. Der am Gatter 154 erscheinende Ausgang 1 liefert zusammen mit dem Ausgang 0 des Gatters 152 einen Ausgang O am Gatter 153, welcher die Änderung dee Datensignal DB im Zeitpunkt t24+ darstellt.

Das Datensignal DB, welches im Zeitpunkt t4+ einen Übergang von 0 zu 1 aufweist, wird durch den Datenweg der Logik 132 übertragen, der eine Datenwegverzögerung X von angenähert 19 Einheiten t aufweist. Das Datensignal DC weist im Zeitpunkt t23 einen Übergang von ü zu 1 auf, wel—

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eher den Datensignaleingang für die Halteschaltung·13ö darstellt.

Da das Taktsignal C2 im Zeitpunkt t22 einen Übergang von 1 zu O aufweist und daher, beim Übergang des Datensignals DC zu einem positiveren Wert im Zeitpunkt t23 den . ■Wert O aufweist, hält die* Halteschaltung 138 sofort das Datensignal DG und verursacht einen übergang von 0 zu 1 im Aus gangs-Datensignal DD im Zeitpunkt t24-t-.- Das Halten des Datensignals DG zur Ausbildung deB Datensignals DD ist analog dem Halten des Datensignal DA zur Ausbildung des Datensignals DB. Die Zeitspanne zwischen t23 und dem ^Λ Halten des Datensignals DD im Zeitpunkt t24+ ißt die Halteverzögerung der Halteschaltung 138. Die Halteverzögerungen der Halteschaltungen 124 und 13g sind Veränderliche, welche aus den bereits oben angesprochenen Änderungen der elektrischen Parameter des Systems resultieren. Im allgemeinen ist die. Halteverzögerung LD für jede Halteschaltung innerhalb des Datenverarbeitungssystems wie z.B. die der Haltescbaltungen 124 und 138 so bemessen, daß sie einen bestimmten Wert nicht überschreitet, der als die maximale Halteverzögerung MLD bezeichnet wird* ,

Die Datenwegverzogerung X für den Datenweg 132 ist ebenfalls aus den gleichen Gründen wie für die Halteschaltungen eine Veränderliche und so bemessen, daß sie kleiner ist als eine maximale'Datenwegverzogerung Dmax und größer ist als eine minimale Datenwegverzogerung Dmin.

Zur Vermeidung einer Datendoppe!übertragung durch eine Halteschaltung und über einen Datenweg während eines einzigen Taktimpulses muß die minimale Datenwegverzogerung Dmin größer sein als die Taktimpulsbreite CPW zuzüglich der Taktgeberverzerrung CS. Um außerdem zu gewährleisten, daß die Daten durch eine erste Halteschaltung vermittels eines ersten Taktimpulses entlang eines Daten-

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weges übertragen und vermittels des nächstfolgenden Takt— impulses in einer zweiten Halteschaltung gehalten werden, muß die maximale Datenwegverzögerung Dmax kleiner sein als die Taktzeit CT, wenn CPW ^ MLD+CS bzw. Dmax ^= CiP-CS» wobei CT öle Taktzeit darstellt.

Zur Planung und Herstellung des DatenverarbeitungB— syBtems werden Techniken angewandt, welche gewährleisten, daß jede Halteschaltung innerhalb des Systems mit einer Verzögerung arbeitet, welche die maximale Halteverzögerung MID nicht überschreitet. In entsprechender Weise wird jeder Datenweg so ausgelegt, daß seine Verzögerung größer ist ale die minimale Datenwegverzögerung Dmin, jedoch die maximale Datenwegverzögerung Dmax nicht überschreitet. Ein die Datenwegverzögerung beeinflussender Faktor ist die Anzahl der im Datenweg vorhandenen Logikstufen. Zur Erfüllung der Forderung, daß die minimale Datenwegverzögerung Dmin über der maximalen Halteverzögerung MLD liegt, werden in vielen Fällen zusätzliche Schaltungen lediglich aus dem Grunde angelegt, um dem Datenweg eine zusätzliche Verzögerung zu verleihen. Durch diese zusätzlichen Schaltungen wird zwar die minimale Datenwegverzögerung eingehalten, jedoch andererseits die Anzahl der Schaltungen gesteigert, was erhöhte Kosten für das Datenverarbeitungesystem zur Folge hat. Verhältnismäßig lange Verzögerungszeiten zwischen zwei Taktimpulsen lassen sich durch Halteschaltungen erreichen, die durch frühe oder späte Taktimpulse gehalten werden, die nicht in Phase mit den Haupttaktimpulsen C1 und C2 sind, durch welche die Datenübertragung gesteuert wird.

In der vorstehenden Zeichnungsbeschreibung von Fig. wurde angenommen, daß die Taktsignale C1 und C2 in Phaee sind und demzufolge die Schaitungsparameter der in Verbindung mit den Figuren 6 und 7 beschriebenen Haupttaktsignale ebenfalls in Phase sind und keine Verzerrung (skew) aufweisen.

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Wie aus Pig. 5 ersichtlich, hat das an die Kleiame Cl von Pig. 3 angelegte Taktsignal C1' eine Verschiebung gegenüber dem an die Klemme G2 von Pig. 3 angelegten Taktsignal C2. Das Taktsignal C1 ^f weist einen Übergang zu negativerem Wert bei t4 auf, welcher zwei Einheiten t später liegt als der entsprechende Zeitpunkt für das Taktsignal C1. Aus Besehreibungsgründen wird angenommen, daß die Verschiebung zwischen dem Taktsignal Ci und dem Taktsignal C1' dem Maximalwert CS entspricht. Die Takt- geberverzerrung wird innerhalb des Datenverarbeitungs— systems so überwacht, daß gewährleistet ist, daß keine zwei Taktsignale j gemessen an den Eingängen von Halteschaltungen oder äquivalenten Punkten innerhalb des Systems um mehr als die maximale Taktgeberverzerrung, CS voneinander getrennt sind. .

Pur das gleiche Eingangsdatensignal DA bewirkt das einen Übergang im Zeitpunkt t4 aufweisende Taktsignal C1·, daß das Datensignal DB¹ im Zeitpunkt t6 auf 1 gehalten wird. Bei diesem Beispiel wird angenommen, daß die Datenwegverzögerung X genau so groß ist wie im vorangegangenen Beispiel, so daß der Datensignal-DC'-Übergang im Zeitpunkt t24+ erfolgt. Das Taktsignal C2 bewirkt dann, daß das Datensignal DD¹ im Zeitpunkt t26 gehalten wird.

Die Impulsbreite für jedes Taktsignal C1, C1' und C2 ist gleich angenähert 4- Einheiten t. Außerdem sind die maximale Taktgeberverzerrung CS und die maximale Halteverzögerung MU) ebenfalls angenähert gleich 2 Einheiten von t. Unter diesen typischen Bedingungen wird das Datensignal DA in angemessener Weise gehalten und übertragen, um die Ausgangs-Datensignale DD und DD¹ mit oder ohne Verzerrung (Verschiebung) zu erzeugen. Bei beiden Beispielen entspricht die Taktimpulsbreite CPW im wesentlichen der maximalen Haiteverzögerung MLD zuzüglich der maximalen Taktgeberverzerrung CS.

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Bei einem dritten Beispiel sei anhand Fig. 5 angenommen, daß die Taktsignale C1" und C2" die gleiche Taktzeit GT wie in den vorstehenden beiden Beispielen aufweisen, jedoch ihre Impulsbreite gleich ist der maximalen Halteverzögerung MLD, die in den vorgenannten Beispielen angenähert 2 Einheiten t beträgt. Insbesondere weist das Taktsignal C1" einen Übergang zu einem negativeren Wert im Zeitpunkt t3» und einen Übergang zu einem positiveren Wert im Zeitpunkt t5 auf. Für das gleiche wie vorstehend beschriebene Eingangs-Datensignal DA wird das Datensignal DB" im Zeitpunkt t5 gehalten.

Das im Zeitpunkt t5 gehaltene Datensignal DB" wird mit der gleichen Datenwegverzögerung X übertragen und bildet den Übergang im Datensignal DC" im Zeitpunkt t23+. Das Taktsignal C2" hat den gleichen ersten Übergang im Zeitpunkt t22 wie das erste Taktsignal G2, ist jedoch nur 2 Einheiten t lang, so daß es im Zeitpunkt t24 beendet ist.. Da das Datensignal DC" im Zeitpunkt t23+ einen Übergang aufweist, entspricht die Zeitdauer zwischen t23+ bis t24 nicht der maximalen Halteverzögerung MLD, so daß nicht garantiert werden kann, daß jede Halteschaltung innerhalb des DatenverarbeitungBsystems in der Lage ist, das Datensignal DC" zu halten. Demzufolge ist das Datensignal DD" mit einem Anfangsaussehlag in Richtung Signalhaltung im Zeitpunkt t25+ dargestellt, jedoch kommt es nicht zur Signalhaltung, wie durch das Signal nach dem Zeitpunkt t24+ dargestellt ist.

Die TaktBignale C1 " und C2" Bind innerhalb des Datenverarbeitungssystems um den Maximalbetrag CS zueinander versetzt. Unter diesen Bedingungen wird das Daten-Eingangssignal DA nicht einwandfrei gehalten und übertragen, um im Ausgangs-Datensignal DD" den gewünschten gehaltenen Pegelwert zu bilden. Um zu gewährleisten, daß das Ausgangs-Datensignal DD" nach dem Zeitpunkt t25+ einwandfrei gehalten und trotzdem eine Taktimpulsbreite von angenähert 2 Einhei-

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ten t beibehalten wird (welche gleich: ist der maximalen Halteverzögerung MIJ)), muß die Taktzeit CT gesteigert werden, so daß die Vqrderflanke des TaktBXgnals C2" später, beispielsweise etwas nacb. dem Zeitpunkt't24 auftritt. Eine Steigerung der Taktzeit CT bedingt jedoch, eine Abnahme der Frequenz F der Taktperiode, wodurch wiederum die Arbeitsfrequenz des Datenverarbeitungssystems gesenkt wird. Wenn das Datenverarbeitungssystem mit einer niedrigeren Frequenz betrieben wird, ergibt eich eine unerwünscht niedrigere Leistung.

Wenngleich die Bemessung der Taktimpulsbreite im Beispiel mit den zwei Beistriche aufweisenden Taktimpulsen aufgrund der dadurch erforderlichen Absenkung der Taktfrequenz ungünstig ist, ergibt sieb andererseits der günstige Aspekt, daß die minimale Bätenwegverzögerung ; Dmin zeitlich kurzer bemessen werden, kann.

Wie bereits erwähnt, muß die minimale Datenwegverzögerung Dmin größer sein"als die Taktimpulsbreite, so daß der Wert der möglichen minimalen. Datenwegverzögerung umso kleiner wird, je kleiner die Impulsbreite ist. Da eine kürzere minimale Datenwegverzögerung den Bedarf an zusätzlichen, lediglich zur Erzielung von Verzögerungen ■ dienenden Schaltungen verringert oder ganz beseitigt, wird durch Verringerung der Taktimpulsbreite die Anzahl von Schaltungen in einem Datenverarbeitungssystem verringert. ' . .

Fig. 4 ist eine grafische Darstellung des Zusammenhangs zwischen der Arbeitsfrequenz F des Datenverarbeitungssyetems und der' Taktimpulsbreite CPW. Mit steigender Frequenz nimmt die Leistung des Systems zu. Je größer die Taktimpulsbreite ist, desto größer ist auch die minimale Datenwegverzögerung, wodurch im allgemeinen die Anzahl an

Schaltungen und damit die Systemkosten gesteigert werden. Die 'Kurve beginnt mit einer Taktimpulsbreite, welche

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der maximalen Halteverzögerung MLD entspricht, da das System für kleinere Impulsbreiten infolge Wettlaufbedingungen und Datendoppeldurchscbaltung nicht einwandfrei arbeitet. Die zulässige Höchstfrequenz des Datenverarbeitungssystems steigt bis zu einem Punkt an, an dem die Impulsbreite gleich ist der maximalen Halteverzögerung zuzüglich der maximalen Taktgeberverzerrung, d.h. MLD+CS. Eine Steigerung der Impulsbreite über den Wert MLD+CS bewirkt keine -entsprechende Frequenzsteigerung, jedoch eine Zunahme der minimalen Datenwegverzögerung Dmin. Wenn die Taktimpulsbreite entsprechend der Erfindung im wesentlichen gleich MLD+CS gemacht wird, läßt sich das Datenverarbeitungssystem mit der geringsten Anzahl von Schaltungen mit der höchsten Frequenz betreiben. Wenn das Datenverarbeitungssystem mit einer Impulsbreite betrieben wird, die größer ist als die maximale Halteverzögerung MLD, jedoch niedriger ist als MLD+CS, ergibt sieh gleichfalls der Vorteil, daß die zulässige Höchst— frequenz zum Betrieb des Datenverarbeitungssystems gesteigert wird , was natürlich erwünscht und vorteilhaft ist. Wenn das Datenverarbeitungssystem mit einer über dem Wert MLD+CS liegenden Impulsbreite betrieben wird, wird gewährleistet, daß das System stets mit der Höchstfrequenz betrieben werden kann. Wenn das Datenverarbeitungssystem beispielsweise mit einer Taktimpulsbreite CPW betrieben wird, die um 10$ über MLD+CS liegt, ergibt ßich. ein 10biger Sicherheitsbereich, der gewährleistet, daß das DatenverarbeitungSBystem nicht unter der zulässigen Höchstfrequenz betrieben wird.

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Claims

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P atentansprüche

1/ Taktgeber für ein Datenverarbeitungssystem mit mehreren, zur Übertragung, von Baten über Datenwege und zum Halten der Datenübertragung über die Datenwege dienenden, durch von einem Taktgeber gelieferte Taktsignale gesteuerten Halteschaltungen, wobei die Taktsignalve.rzerrung gleich groß oder kleiner ist als eine maximale Taktgeberverzerrung und die Datenhaltung durch die Halte-Bchaltungen innerhalb einer unter der maximalen Halt'everzögerung liegenden Zeitspanne erfolgt, und mit einem zur Erzeugung von Taktsignalen mit der Frequenz 1? und Vorgabe einer 1/P entsprechenden Taktzeit CT dienenden Taktgeber, wobei die maximale Taktgeberverzerrung mit CS und die maximale Halteverzögerung mit MLD bezeichnet ist, dadurch gekennzeichnet, daß die Verzögerungszeiten (X) der Datenwege kleiner als eine maximale Datenwegver— zögerung Dmax, und größer als eine minimale Datenwegverzögerung Dmin bemessen sind, und der Taktgeber (102) Vorrichtungen zum Erzeugen von Taktsignalen aufweist, deren Impulsbreite CPW größer ist als MLD, wobei die Summe aus CPW und CS kleiner ist als Dmin und CT größer ist als Dmax.

2. Taktgeber nach Anspruch 1, dadurch gekennzeichnet, daß die Impulsbreite CPW der Taktsignale größer ist als CS+MLD.

5. Taktgeber.nach Anspruch 2, dadurch gekennzeichnet, daß der Taktgeber (102) aus einem Rechteckwellengenerator (104), zwei dae Rechteckwellensignal führenden Sig^-nalwegen, von denen der zweite Signalweg eine größere Verzögerung als der erste Signalweg aufweist, und einer zur logischen Verknüpfung der von beiden Signalwegen gelieferten Ausgangssignale und zur Erzeugung von Rechteckwellen-Taktgebersignalen von größerer Impulsbreite als die maximale Halteverzögerung MLD, wobei die Impulsbreite wenigstens

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einen Teil der Taktgeberverzerrung umfaßt, dienenden Schaltung besteht.

4. Taktgeber nach. Anspruch 3, dadurch, gekennzeichnet, daß der zweite Signalweg aus mehreren Logik—Gattern, und die logische Verknüpfungsschaltung aus einem NOR-Gatter besteht.

5. Taktgeber nach Anspruch 1, wobei das Datenverarbeitungssystem mehrere zur taktsignalgesteuerten Speicherung von Eingangs-Datensignalen dienende Speicherschaltungen, deren Verzögerung unter der maximalen Halteverzögerung MLD liegt, und mehrere zur Übertragung von Datensignalen zwischen den Speicherschaltungen dienende Datenwege aufweist, dadurch gekennzeichnet, daß die Speicherschaltungen durch, mehrere Datenwege untereinander verbunden sind, die Verzögerung jedes Datenweges unter der maximalen Datenwegverzögerung Dmax, und über der minimalen Datenwegverzögerung Dmin beträgt, die Taktzeit CT größer als Dmax bemessen ist, die Verzerrung bei der Übertragung der Taktsignale zu don Speicherschaltungen kleiner ist als die maximale Taktgeberverzerrung CS und die Impulsbreite der Taktsignale größer ist als CS+MLD.

6. Taktgeber nach Anspruch 3, dadurch gekennzeichnet, daß die Speicherschaltungen aus schwellwertgetriggerten Schaltungen bestehen.

7. Taktgeber nach Anspruch 6, dadurch gekennzeichnet, daß die Speicberschaltungen aus Halteschaltungen (124, 1-38) mit als Funktion der Schwellwerte von angelegten Datensignalen (DA) und Taktsignalen bistabilem Ausgang bestehen.

8. Verfahren zur Taktsignalerzeugung vermittels eines Taktgebers nach einem oder mehreren der Ansprüche 1-7, für ein Datenverarbeitungssystem, das mehrere, zur Speicherung von Datensignalen innerhalb einer unterhalb der maximalen Sperrverzögerung MIiD liegenden Zeitspanne die-

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nende Speicherschaltungen und mehrere, die Speicherschaltungen miteinander verbindende und zum Übertragen von Datensignalen zwischen den Speicherschaltungen gesteuert durch mit Taktgeherverzerrung behaftete Taktsignale dienende Datenwege aufweist, wobei die Verzögerungen der Datenwege unter einer maximalen Datenwegverzögerung Dmax und über einer minimalen Datenwegverzögerung Dmin liegen, dadurch gekennzeichnet, daß Taktsignale mit einer Frequenz F, welche eine Taktzeit CT gleich 1/P vorgibt, und mit einer über der maximalen Halteverzögerung MLD liegenden Impulsbreite CPW, welche wenigstens einen Teil der Taktgeberverzerrung umfaßt, wobei die Taktzeit CT der Taktsignale größer ist als die maximale Datenwegverzögerung Dmax, erzeugt und mit einer unter einer maximalen Taktgeberverzerrung CS liegenden Taktverzerrung zwei durch einen besonderen Datenweg untereinander verbundenen Speicberschaltungen zugeführt werden, und Datensignale von der ersten Speicherschaltung über den Datenweg der zweiten Speicherschaltung zugeführt werden.

9. Verfahren nach Anspruch 8, dadurch, gekennzeichnet, daß zur Erzeugung der Taktsignale,zunächst ein Rechteckwellensignal erzeugt und dieses dann über einen ersten Schaltungsweg und über einen zweiten Schaltungsweg mit größerer Verzögerung als der "des ersten Schaltungsweges übertragen wird, und die Ausgänge von erstem und zweitem Schaltungsweg logisch miteinander zu einem Rechteckwellen-Taktsignal, dessen Impulsbreite größer ist als die maximale .Halteverzögerung MLD, und das wenigstens einen Teil der Taktgeberverzerrung umfaßt, verknüpft werden.

10. Verfahren nach Anspruch 8, wobei die Taktgeberverzerrung der zur Steuerung dienenden Taktsignale weniger als die maximale Taktgeberverzerrung CS. beträgt, dadurch gekennzeichnet, daß die Impulsbreite der Taktsignale CPW zusammen mit der maximalen Taktgeberverzerrung GS, d.h. CPW+CS kleiner als die minimale Datenwegverzögerung Dmin gemacht wird.

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11. Verfahren nach. Anspruch. 8, dadurch, gekennzeichnet, daß die Impulsbreite der Taktsignale CPW angenähert gleich. CS+MLD, CPW+OS kleiner als Dmin gemacht und das System mit der höchsten Taktgeberfrequenz betrieben wird.

12. Verfahren nach. Anspruch 8, dadurch gekennzeichnet, daß die Impulsbreite der Taktsignale CPW größer als MLD+CS, CPW+CS kleiner als Dmin gemacht und das System mit der
höchsten Taktgeberfrequenz betrieben wird.

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