DE102004010405B4

DE102004010405B4 - Frequenzteilerschaltung mit steuerbarem Frequenzteilerverhältnis und Verfahren zur Frequenzteilung in einer Frequenzteilerschaltung

Info

Publication number: DE102004010405B4
Application number: DE102004010405A
Authority: DE
Inventors: Jörn Angel
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-03-01
Filing date: 2004-03-01
Publication date: 2006-01-12
Anticipated expiration: 2024-03-02
Also published as: US20070052458A1; US7298184B2; WO2005086350A2; WO2005086350A3; DE102004010405A1

Abstract

Frequenzteilerschaltung (1) mit einstellbarem Frequenzteilerverhältnis, umfassend:
– einen Gegentaktteiler (T1) mit einem an einem Stelleingang (212) einstellbaren Frequenzteilerverhältnis, dessen Eingang ein erstes Gegentaktsignal (CLK) mit einer ersten Frequenz zuführbar ist und der zur Abgabe eines zweiten Gegentaktsignals (TS1') mit einer durch das Frequenzteilerverhältnis abgeleiteten zweiten Frequenz ausgebildet ist;
– eine erste Wandlereinrichtung (24), die an den Ausgang (213) des Gegentaktteilers (T1) angeschlossen ist und zur Umsetzung des Gegentaktsignals (TS1') in ein Eintaktsignal (TS1) ausgebildet ist;
– einen ersten Eintaktteiler (T2) mit einem Frequenzteilerverhältnis, der zur Abgabe eines dritten Eintaktsignals (TS2) mit einer dritten Frequenz ausgebildet ist, wobei die dritte Frequenz aus der zweiten Frequenz des eingangsseitig anliegenden Eintaktsignals (TS1) und dem Frequenzteilerverhältnis abgeleitet ist;
– einen zweiten Eintaktteiler (T3) mit einem Frequenzteilerverhältnis, der an den Ausgang (14) des ersten Eintaktteilers (T2) angeschlossen ist und zur Abgabe eines vierten Taktsignals mit einer vierten Frequenz (TS3) ausgebildet ist,...

Description

Die Erfindung betrifft eine Frequenzteilerschaltung mit steuerbarem Frequenzteilerverhältnis sowie ein Verfahren zum Betreiben einer Frequenzteilerschaltung mit einem steuerbaren Frequenzteilerverhältnis.
Frequenzteilerschaltungen werden beispielsweise in modernen Kommunikationssystemen in Phasenregelkreisen eingesetzt. Die Phasenregelkreise dienen zur Erzeugung eines stabilen Signals mit einer exakten Frequenz. Bestandteil eines Phasenregelkreises ist eine Frequenzteilerschaltung, die das von einem Hochfrequenzoszillator des Phasenregelkreises erzeugte Taktsignal in seiner Frequenz herunterteilt. Das heruntergeteilte Signal wird einem Phasenvergleicher des Phasenregelkreises zugeführt, der das heruntergeteilte Signal mit einem Referenzsignal vergleicht und daraus ein Nachstellsignal für den Oszillator erzeugt. Der Phasenregelkreis regelt den Oszillator so lange in seiner Ausgangsfrequenz nach, bis das von der Frequenzteilerschaltung in seiner Frequenz geteilte Signal und das Referenzsignal die gleiche Frequenz aufweisen.
Um mit einem solchen Phasenregelkreis stabile Signale auf verschiedenen Frequenzen zu erzeugen, ist es notwendig, das Teilerverhältnis in der Frequenzteilerschaltung einstellbar zu machen. Der Frequenzteiler kann so zwischen verschiedenen Teilerwerten umschalten. Die verschiedenen Teilerwerte sind dabei durch ein entsprechendes Steuersignal einstellbar. Eine Frequenzteilerschaltung mit einstellbaren Teilerwerten wird auch Multi-Modulus-Teiler genannt.
Ein Ausschnitt eines bekannten Multi-Modulus-Teilers ist in 6 zu sehen. Der dort gezeigte Teiler umfasst im wesentlichen eine Kaskade von umschaltbaren Teilerstufen, von denen hier drei Stufen T1 bis T3 gezeigt sind. Die einzelnen Teilerstufen sind hintereinander in Reihe geschaltet. Jede Teilerstufe ist als synchroner Teiler ausgebildet, der abhängig von einem Stellsignal C0, C1 oder C2 an seinem Stelleingang 212 ein eingangsseitig anliegendes Signal durch den Faktor 2 oder durch den Faktor 3 teilt. Dies soll am Beispiel der synchronen Teilerstufe T2 erläutert werden.
Die synchrone Teilerstufe T2 umfasst zwei Flip-Flopschaltungen F1 und F2, deren jeweilige Takteingänge mit dem Eingang 13 der synchronen Teilerstufe T2 verbunden sind. Der Dateneingang D des ersten Flip-Flips F1 ist mit dem Stelleingang 12 verbunden. Der Datenausgang Q des zweiten Flip-Flops F2 führt zu dem Ausgang 14 des synchronen Teilers T2 und ist gleichzeitig an einen ersten Eingang A eines logischen NAND-Gatters N1 angeschlossen. Ein zweiter Eingang B des logischen NAND-Gatters N1 ist mit dem Datenausgang Q des ersten Flip-Flops F1 verbunden.
Ein hoher Pegel eines Signals wird im folgenden logisch 1 genannt, ein niedriger Pegel wird als logisch 0 bezeichnet. Wenn das Stellsignal am Eingang 12 auf einer logischen 1 ist, dann wird am Datenausgang des ersten Flip-Flop mit jeder steigenden Taktflanke eines am Eingang 13 anliegenden Taktsignals eine logische 1 dem Eingang B des NAND-Gatters N1 zugeführt. Das Gatter N1 vor dem Dateneingang D des zweiten Flip-Flops F2 verhält sich dann wie ein Inverter, der das Ausgangssignal am Datenausgang Q über das Gatter N1 dem Dateneingang D zurückführt. Da mit jeder steigenden Taktflanke eines Taktsignals am Eingang 13 der Datenausgang Q des zweiten Flip-Flops seinen Zustand invertiert, wird dort ein Signal mit einer halben Frequenz abgegeben. Der Teiler T2 führt daher eine Frequenzteilung eines eingangsseitig anliegenden Taktsignals durch zwei durch.
Wenn das Stellsignal am Stelleingang 12 zu dem Zeitpunkt eine logische 0 aufweist, in dem der Gesamtausgang 14 logisch 0 ist und zudem eine steigende Taktflanke an den Takteingängen der Flip-Flops F1 und F2 auftritt, dann wechselt der Datenausgang Q des ersten Flip-Flops F1 nach logisch 0 und erzwingt somit am Ausgang des NAND-Gatters N1 eine logische 1. Gleichzeitig wechselt das Gesamtsignal am Ausgang 14 auf eine logische 1. Das Stellsignal am Eingang 12 bleibt auch während der zweiten steigenden Taktflanke auf einer logischen 0, so dass der Gesamtausgang weiterhin ein Taktsignal mit einer logischen 1 abgibt. Dies entspricht eingeschobenen Extrapuls der halben Periodendauer.
Nach der zweiten steigenden Taktflanke des am Eingang 13 anliegenden Taktsignals wird das Stellsignal am Eingang 212 wieder in den ursprünglichen Zustand zurückversetzt, eine weitere Frequenzteilung des eingangsseitig angelegten Taktsignals erfolgt in der Teilerstufe T2 durch den Faktor 2. Die Unterdrückung des Umschaltvorgangs erwirkt somit eine Teilung durch den Faktor 3. Das bedeutet, dass eine zusätzliche positive Halbwelle eingefügt wird, während die negative Halbwelle ihre Dauer beibehält.
Dieses Konzept der Umschaltunterdrückung liegt jedem der hier aufgezeigten Teilerstufen T1, T2 und T3 zugrunde. Diese Tei ler werden daher auch als 2/3-Teiler bezeichnet. Das niedrigste Teilungsverhältnis der Kaskade aus den 2/3-Teilern ist gleich der doppelten Anzahl der gesamten Teilerkette, wenn diese nur durch 2 teilen. Wird durch ein Stellsignal genau ein Taktperiode des Eingangtaktsignals unterdrückt, entspricht dies einem Teilerverhältnis des minimalen Teilerverhältnisses n_min + 1. Um dies zu erreichen, muß der allererste Teiler der Kette exakt einmal pro Gesamtperiode durch 3 und ansonsten durch 2 teilen. Für ein Teilerverhältnis, das dem minimalen Teilerverhältnis plus 2 entspricht, weist der erste Teiler ein konstantes Teilerverhältnis von 2 auf, der zweite Teiler der Kette unterdrückt eine Umschaltung pro Gesamtperiode und teilt so durch den Faktor 3. Für das nächste Teilerverhältnis der gesamten Kaskade müssen die beiden ersten Teilerstufen jeweils einmal pro Gesamtperiode durch den Faktor 3 teilen. Dieses binär gewichtete Schema kann fortgesetzt werden, um aus den in Reihe geschalteten Teilern alle Teilerverhältnisse vom minimalen Verhältnis n_min wenn alle nur durch den Faktor 2 teilen, bis zu dem Verhältnis 2·n_min – 1 zu erzeugen.
Im Ausschnitt der 6 werden die einzelnen Stellsignale für die Teiler T1, T2 und T3 durch die Steuersignale C0, C1 und C2 bereitgestellt, die jeweils einem logischen NAND-Gatter 21 bzw. 21A zugeführt werden. Dieses sorgt dafür, dass das entsprechende Stellsignal C0, C1 bzw. C2 immer am Anfang einer Gesamtperiode des am Ausgang abgreifbaren geteilten Taktsignals an den Dateneingängen D der ersten Flip-Flops F1 einer jeden Teilerschaltung anliegt.
Dazu ist ein Rückkopplungszweig vorgesehen. Der Rückkopplungszweig umfasst für jede Teilerstufe T1 bis T3 einen Inverter 22, der an den jeweiligen Ausgang 14 der Teilerstufe T1 bis T3 angeschlossen ist. Die Ausgänge der Inverter 22 der Teilerschaltungen T1 und T2, die nicht die letzte Teilerschaltung der gesamten Kette darstellen, sind jeweils an einen Eingang B eines logischen UND-Gatters U1 bzw. U2 angeschlossen. Der Ausgang des Inverters 22A im Rückkopplungspfad, welcher der letzten Teilerstufe T3 zugeordnet ist, ist sowohl an den Eingang A des logischen NAND-Gatters 21A als auch an den Eingang des logischen UND-Gatters U2 des dem Teiler T2 zugeordneten Rückkopplungspfads angeschlossen.
Die NAND-Gatter 21 bzw. 21A vor jedem Stelleingang 212 der Teilerstufen T1 bis T3 werden durch die Steuersignale am Eingang A immer erst dann freigegeben, wenn alle nachfolgenden Teilerstufen eine logisch 0 an ihrem Ausgang aufweisen. Ein logisch niedriger Pegel der Ausgangsignale aller Teilerstufen T1, T2 und T3 in der Teilerkette signalisiert allerdings das Ende einer Gesamtperiode. Dadurch wird an den Eingängen A eine logische 1 angelegt und der Stelleingang 212 der jeweiligen Teilerstufe T1, T2 und T3 freigeschaltet. Bei einer darauffolgenden steigenden Taktflanke am Takteingang jeder Teilerstufe wird so und das entsprechende Stellsignal C0, C1 oder C2 an den Dateneingang des ersten Flip-Flops der Teilerstufe gelegt. Je nach Stellsignal erfolgt die Teilung durch den Faktor 2 oder 3. Sobald das Signal am Gesamtausgang der Teilerstufe T1 eine logische 1 aufweist, erzeugt die Rückkopplung aufgrund des nun sperrenden NAND-Gatters 21 am Stelleingang 212 der entsprechenden Teilerstufe wieder eine logische 1.
Problematisch kann sich jedoch die Laufzeit des Rückkopplungssignals durch die einzelnen logischen Gatter U erweisen. Um eine fehlerfreie Funktion bei der Einstellung des Teilerverhältnisses zu gewährleisten, muß das von den UND-Gattern U1 und U2 erzeugte Rückkopplungssignal das NAND-Gatter 21 bzw. 21A einer jeden Teilerstufe freigegeben haben, wenn eine steigende Taktflanke des Taktsignals CLK am Eingang der ersten Teilerstufe T1 anliegt. Dadurch ist die maximale Eingangsfrequenz des eingangsseitig angelegten Taktsignals CLK bestimmt. Verzögerungen im Rückkopplungspfad sind demnach zu vermeiden.
Für Systeme mit hohen und höchsten Frequenzen des Eingangssignals CLK sollten zudem die ersten Teilerstufen in Gegentakttechnik realisiert werden. Unter dem Begriff Gegentakttechnik ist hier eine Differenzsignalverarbeitung gemeint. Das Gegentaktsignal ist die Differenz zweier Signale. Der Vorteil der Verarbeitung von Gegentaktsignalen liegt in der höheren Unempfindlichkeit gegenüber Störsignalen und der einfachen Implementierung.
Im bekannten Ausführungsbeispiel der 6 ist die Teilerstufe T1 für die Gegentaktsignalverarbeitung ausgebildet. Man spricht hier auch von dem Gegentaktteiler T1. Für die Verarbeitung von Signalen mit niedrigeren Frequenzen werden Teilerstufen in Eintakttechnik bevorzugt. Eintaktteiler sind vor allem in CMOS-Logik ausgeführt, die zwar langsamer sind, dafür jedoch im Gegensatz zu den Gegentaktteilern keinen statischen Stromverbrauch besitzen. Im Ausführungsbeispiel der 4 sind die Teilerstufen T2 und T3 als Eintaktteilerstufen ausgeführt. Für diese heterogene Struktur eines Multi-Modulus-Teilers sind zwei Wandlerstufen 24 und 25 erforderlich. Die Wandlerstufe 24 ist dabei zwischen Ausgang des Teilers T1 und Eingang des Teilers T2 geschaltet und wandelt das von der Gegentaktteilerstufe T1 abgegebene Gegentaktsignal in ein Eintaktsignal. Für den Rückkopplungspfad ist eine ent sprechende Wandlerstufe 25 vorgesehen, die das rückgekoppelte Eintaktsignal in ein entsprechendes Gegentaktsignal wandelt.
Durch die Wandlung insbesondere des Wandlers 25 werden allerdings Verzögerungen hervorgerufen, die vor allem die maximale Frequenz des Eingangssignals reduzieren. Die vorteilhaft stromsparenden Eintaktteiler T2 und T3 sind daher in den bekannten Ausführungsformen nur im hinteren Bereich einer Teilerkaskade einsetzbar, in der bereits niedrige Frequenzen vorliegen und so ausreichend Zeit für die Wandlung zur Verfügung steht.

Druckschrift US 6,127,863 zeigt eine Frequenzteilerschaltung mit einstellbarem Teilerverhältnis, bei welcher Signale aus der Teilerschaltung zu deren Steuerung ausgekoppelt werden.

Die US 5,062,126 und EP 0746108 zeigen Zähler, die mit einer "Look-Ahead"-Technik ausgeführt sind. Gemäß diesem Prinzip werden Signale zu einem frühen Zeitpunkt erzeugt und für zeitlich später liegende Schaltfunktionen verwendet.

Aufgabe der Erfindung ist es, eine Frequenzteilerschaltung mit einem einstellbaren Frequenzteilerverhältnis vorzusehen, bei der die durch die im Rückkopplungspfad vorhandene Wandlerstufe hervorgerufenen Verzögerungen minimiert sind. Weiterhin ist es Aufgabe der Erfindung, ein Verfahren zum Betreiben einer solchen Frequenzteilerschaltung vorzusehen.

Diese Aufgaben werden mit den Gegenständen der unabhängigen Patentansprüche 1 und 16 gelöst.

Die erfindungsgemäße Frequenzteilerschaltung umfasst einen Gegentaktteiler mit einem an einem Stelleingang einstellbarem Teilerverhältnis. Bevorzugt ist der Gegentaktteiler für eine Umschaltunterdrückung ausgebildet. Einem Eingang des Gegentaktteilers ist ein erstes Taktsignal mit einer ersten Frequenz zuführbar, wobei der Gegentaktteiler zur Abgabe eines zweiten Taktsignals mit einer zweiten Frequenz ausgebildet ist. Die zweite Frequenz ist durch ein Stellsignal am Stelleingang einstellbar. Der Gegentaktteiler teilt somit mit dem am Stelleingang eingestellten Teilerverhältnis die Frequenz eines eingangsseitig angelegten Signals und gibt ein Taktsig nal mit der geteilten Frequenz am Ausgang ab. Die Frequenzteilerschaltung umfasst weiterhin eine erste Wandlereinrichtung, die an den Ausgang des Gegentaktteilers angeschlossen ist und die zur Umsetzung eines Gegentaktsignals in ein Eintaktsignal ausgebildet ist. Ein erster Eintaktteiler ist mit dem Ausgang der ersten Wandlereinrichtung verbunden und ein zweiter Eintaktteiler ist dem ersten Eintaktteiler nachgeschaltet. Der erste und der zweite Eintaktteiler sind zur Abgabe eines dritten und eines vierten Taktsignals ausgebildet, wobei die Frequenzen des dritten und des vierten Taktsignals aus der Frequenz eines am jeweiligen Eingang anliegenden Taktsignals abgeleitet ist. Der erste und der zweite Eintaktteiler teilt so die Frequenz eines eingangsseitig angelegten Signals in einem bestimmten Teilerverhältnis und gibt am Ausgang ein Taktsignal mit der geteilten Frequenz ab. Weiterhin ist in der Frequenzteilerschaltung ein Rückkopplungspfad vorgesehen, welcher mit den Ausgängen des Gegentaktteilers des ersten und des zweiten Eintaktteilers verbunden ist. Der Rückkopplungspfad umfasst eine Auswerteschaltung mit einem ersten und einem zweiten Eingang. Der erste Eingang der Auswerteschaltung ist mit dem ersten Eintaktteiler derart gekoppelt, dass dem ersten Eingang ein Zustand des vom Ausgang des ersten Eintaktteilers abgreifbaren Taktsignals vor einem Zeitpunkt eines vorgegebenen Zustandes des an dem Ausgang abgreifbaren Taktsignals zuführbar ist. Der zweite Eingang ist mit dem zweiten Eintaktteiler derart verbunden, dass dem zweiten Eingang ein Zustand des vom Ausgang des zweiten Eintaktteilers abgreifbaren Taktsignals vor einem Zeitpunkt eines vorgegebenen Zustands des an diesem Ausgang abgreifbaren Taktsignals zuführbar ist. Mit anderen Worten ist dem ersten und dem zweiten Eingang der Auswerteschaltung ein Signal zuführbar, das einen Zustand der vom ersten bzw. zweiten Eintaktteiler abgegebenen Taktsignale darstellt, den die abgege benen Taktsignale zeitlich vor einem Erreichen eines vorgegebenen Zustands einnehmen. Die Auswerteschaltung ist zur Abgabe eines Gegentaktsignals bei einem Zustandekommen des vorgegebenen Zustands des ersten und des zweiten Eintaktteilers zur Freigabe des Stellsignals des Gegentaktteilers ausgebildet.

Der Erfindung liegt daher das Prinzip zugrunde, am Übergang des Rückkopplungspfads zwischen dem Eintakt- und dem Gegentaktteil einer Frequenzteilerschaltung nicht die jeweiligen Ausgangssignale der einzelnen Teilerstufen zu betrachten, sondern sogenannte Zwischensignale. Diese Zwischensignale erlauben Rückschlüsse auf Zustände, die sich erst durch zeitlich zukünftige Schaltfunktionen der einzelnen Teilerstufen ergeben werden. Es wird somit ein Zustand des von der jeweiligen Teilerstufe abgegebenen Taktsignals ausgewertet, der sich erst zu einem zukünftigen Zeitpunkt einstellt. Ein zukünftig erwarteter und vorgegebener Zustand wird somit bereits vorweg genommen.

Wenn die Auswertung des sich in der Zukunft einstellenden Zustand einen vorgegebenen Zustand ergibt, wird eine Wandlung des Eintaktrückkoppelsignals in ein Gegentaktrückkoppelsignal vorgenommen. Zum Zeitpunkt, an dem dieser vorgegebene Zustand dann tatsächlich vorliegt, wird das bereits vorhandene Gegentaktsignal zur die Freigabe des Stelleingangs des Gegentaktteilers abgegeben. Dadurch wird vorteilhaft die Zeit eingespart, die benötigt wird, um ein Eintaktrückkoppelsignal in ein Gegentaktrückkoppelsignal zu wandeln. Folglich ist es möglich, bereits Taktsignale mit höheren Frequenzen in einer Eintaktteilertechnik zu verarbeiten, da Zeitverluste aufgrund der Wandlung im Rückkoppelpfad vermieden werden. Zusätzlich wird auch bei der Gegentakt-/Eintaktumwandlung die Zeit zum Erkennen des umgewandelten Signal eingespart. Der Stromverbrauch der erfindungsgemäßen Frequenzteilerschaltung wird verringert.

In einer vorteilhaften Weiterbildung ist der vorgegebene Zustand der Taktsignale der Zustand, bei dem zumindest die an den Ausgängen aller Eintaktteiler abgreifbaren Taktsignale einen logisch niedrigen Pegel aufweisen. Der logisch niedrige Pegel wird im folgenden als logisch 0 bezeichnet. Der Zustand, bei dem alle an den Ausgängen der Teilerstufen abgreifbaren Taktsignale logisch 0 sind, bedeutet das Ende einer Taktperiode des geteilten Ausgangstaktsignals des letzten Teilers der Frequenzteilerschaltung. Wenn dieser Zustand erreicht ist, wird durch die erfindungsgemäße Auswerteschaltung das Gegentaktsignal zur Freigabe des Stelleingangs des Gegentaktteilers freigegeben.

Dadurch wird das Teilerverhältnis des Gegentaktteilers in der gewünschten Weise verändert und es beginnt eine Taktperiode. In gleicher Weise kann der vorgegebene Zustand aller an den Ausgängen abgreifbaren Signale als der Zustand definiert sein, bei dem die an den Ausgängen des Gegentaktteilers und aller Eintaktteiler abgreifbaren Taktsignale einen logischen hohen Pegel aufweisen, der im folgenden logisch 1 genannt wird.

In einer vorteilhaften Weiterbildung weist der erste Eintaktteiler und/oder der zweite Eintaktteiler einen Stelleingang auf, mit dem ein Teilerverhältnis des ersten und/oder des zweiten Eintaktteilers einstellbar ist. Der erste und/oder zweite Eintaktteiler ist somit zur Frequenzteilung eines Taktsignals mit einem einstellbaren Teilerverhältnis ausgebildet.

Weiterhin ist der Rückkopplungspfad zur Freigabe des Stelleingangs des ersten und/oder zweiten Eintaktteilers bei dem vorgegebenen Zustand der an den Ausgängen abgreifbaren Taktsignale des ersten und des zweiten Eintaktteilers ausgebildet. Der Rückkopplungspfad gibt daher den Stelleingang des ersten und zweiten Eintaktteilers frei, wenn die an den Ausgängen abgreifbaren Taktsignale des ersten und des zweiten Eintaktteilers eine logische 0 bzw. eine logische 1 aufweisen.

Der Rückkopplungspfad ist daher zur Freigabe des Stellsignals des jeweiligen Eintaktteilers ausgebildet, wenn das am Ausgang abgreifbare Taktsignal sowie die Taktsignale an den Ausgängen aller nachgeschalteten Eintaktteiler den vorgegebenen Zustand erreicht haben.

In einer vorteilhaften Weiterbildung der Erfindung ist zumindest ein dritter Eintaktteiler mit einem einstellbaren Frequenzteilerverhältnis dem Ausgang des zweiten Eintaktteilers nachgeschaltet. Weiterhin ist ein dritter Eingang im Auswertemittel vorgesehen, welcher mit dem Ausgang des zumindest einen dritten Eintaktteilers verbunden ist. Das Auswertemittel wertet somit das am Ausgang des dritten Eintaktteiler ausgegebene Taktsignal sowie die Zustände der Taktsignale im ersten und zweiten Eintaktteiler vor Erreichen des jeweiligen vorgegebenen Zustandes aus.

Durch Nachschalten weiterer Eintaktteiler mit einstellbarem Frequenzteilerverhältnis und Koppeln der jeweiligen Ausgänge mit Eingängen der Auswerteschaltung lässt sich eine Frequenzteilerschaltung mit beliebigen einstellbarem Teilerverhältnis ausbilden. In geschicktester Ausführungsform ist dabei nur die erste Teilerschaltung als Gegentaktteiler ausgebildet. Der Stromverbrauch wird deutlich reduziert.

In einer vorteilhaften Weiterbildung der Erfindung umfasst die Auswerteschaltung ein logisches Gatter, welches mit den Eingängen der Auswerteschaltung gekoppelt ist. Die Zwischenzustände der Taktsignale des ersten und des zweiten Eintaktteilers sowie der Zustand des Taktsignals des zumindest einen dritten Eintaktteilers lassen sich über das logische Gatter in einfacher Weise verknüpfen. Daraus ergibt sich ein Signal, dessen Zustand zur Freigabe des Stelleingangs des Gegentaktteilers verwendet werden kann. Besonders bevorzugt ist dabei das logische Gatter als ein NOR-Gatter auszubilden. In alternativer Ausführungsform kann das logische Gatter auch als ein NAND-Gatter ausgebildet sein, dessen Eingänge über einen Inverter mit den Eingängen der Auswerteschaltung gekoppelt sind.

Die Auswerteschaltung umfasst in einer bevorzugten Ausführungsform eine zweite Wandlereinrichtung zur Eintakt/Gegentaktwandlung, dessen Eingang mit dem Ausgang des logischen Gatters gekoppelt ist. Bevorzugt ist die zweite Wandlereinrichtung über eine Flip-Flopschaltung mit dem Ausgang des logischen Gatters verbunden, wobei ein Takteingang der Flip-Flopschaltung mit dem Ausgang der ersten Wandlereinrichtung gekoppelt ist. Die Flip-Flopschaltung gibt mit jeder Flanke eines vom Gegentaktteiler abgegebenen Taktsignals den Zustand des Dateneingangs an ihren Datenausgang und damit an die zweite Wandlereinrichtung weiter.

Die zweite Wandlereinrichtung hat daher eine Taktperiode des vom Gegentaktwandler abgegebenen Taktsignals Zeit, um das vom logischen Gatter erzeugte und vom Flip-Flop abgegebene Ein taktrückkoppelsignal in ein Gegentaktrückkoppelsignal zu wandeln. Es ist in diesem Zusammenhang vorteilhaft, wenn der Ausgang der zweiten Wandlereinrichtung mit einem Dateneingang einer zweiten Flip-Flopschaltung verbunden ist, deren Takteingang mit dem Ausgang des Gegentaktteilers verbunden ist. Die zweite Flip-Flopschaltung ist zur Gegentaktsignalverarbeitung ausgebildet. Das von der Wandlereinrichtung umgewandelte Gegentaktrückkopplungssignal wird von der zweiten Flip-Flopschaltung in der darauffolgenden Taktperiode des Gegentaktteilers zur Freigabe des Stelleingangs des Gegentaktteilers verwendet.

In einer bevorzugten Weiterbildung der Erfindung ist der Gegentaktteiler mit einstellbarem Teilerverhältnis als ein 2/3-Teiler mit Umschaltunterdrückung ausgebildet. In einer anderen Weiterbildung der Erfindung umfasst der erste und der zweite Eintaktteiler eine erste Flip-Flopschaltung und eine zweite Flip-Flopschaltung. Die Takteingänge der ersten und der zweiten Flip-Flopschaltung sind an den Eingang des jeweiligen Eintaktteilers angeschlossen. Ein Datenausgang der ersten Flip-Flopschaltung ist an einen ersten Eingang eines logischen Gatters angeschlossen. Ein zweiter Eingang des logischen Gatters ist mit dem Datenausgang der zweiten Flip-Flopschaltung verbunden. Ein Ausgang des logischen Gatter ist zudem mit dem Dateneingang der zweiten Flip-Flopschaltung verbunden und mit dem ersten und/oder zweiten Eingang des Auswertemittels gekoppelt. Bevorzugt ist das logische Gatter als ein NAND-Gatter ausgebildet.

In einer bevorzugten Ausführungsform ist die Frequenzteilerschaltung als positiv flankengesteuerter Frequenzteilerschaltung ausgebildet. Somit sind alle einzelnen Teilerschaltungen positiv taktflankengesteuert. Alternativ läßt sich die erfin dungsgemäße Frequenzteilerschaltung auch in invertierter Logik ausbilden. In diesem Fall sind die Gegentaktteiler und die Eintaktteiler der erfindungsgemäßen Frequenzteilerschaltung sowie ihre darin enthaltenen Schaltelemente negativ taktflankengesteuert.

Das erfindungsgemäße Verfahren zur Frequenzteilung in einer Frequenzteilerschaltung mit einem steuerbaren Frequenzteilerverhältnis enthält ein Bereitstellen einer Frequenzteilerschaltung. Nach Anlegen des zu teilenden Signals an einen Eingang des Gegentaktteilers der Frequenzteilerschaltung wird dieses mit dem vom Gegentaktteiler eingestellten Teilerverhältnis in ihrer Frequenz geteilt. Der Gegentaktteiler gibt ein Taktsignal mit entsprechend geteilter Frequenz ab. Dieses wird von der Wandelvorrichtung in ein Eintaktsignal gewandelt, dem ersten Eintaktteiler zugeführt und weiter verarbeitet. Weiterhin enthält das Verfahren den Schritt eines Erzeugens eines Rückkopplungssignals durch ein Auskoppeln eines zeitlich vor einem vorgegebenen Zustand liegenden Zustandes des vom ersten und vom zweiten Eintaktteiler abgegebenen Taktsignals. Der vorgegebene Zustand ist dabei von den Zuständen der vom Gegentaktteiler und vom ersten und zweiten Eintaktteiler abgegebenen Taktsignale abgeleitet. Letztlich wird das Rückkoppelsignal für eine Freigabe des Stelleingangs des Gegentaktteilers bei einem zeitlichen Erreichen des vorgegebenen Zustandes zurückgeführt.

Mit dem erfindungsgemäßen Verfahren wird daher ein Rückkoppelsignal bereitgestellt, das durch Auswerten von Zuständen der vom ersten und vom zweiten Eintaktteiler abgegebenen Taktsignale erzeugt wird. Diese Zustände liegen zeitlich vor einem vorgegebenen Zustand der beiden Taktsignale. Bevorzugt ist der vorgegebene Zustand durch einen logisch niedrigen Pe gel all dieser Taktsignale gekennzeichnet. Alternativ wird der vorgegebene Zustand durch einen logisch hohen Pegel, der von den beiden Eintaktteiler abgegebenen Taktsignale gebildet. Das erfindungsgemäße Verfahren implementiert daher in einer Frequenzteilerschaltung mit steuerbarem Teilerverhältnis eine "Look ahead-Technik", die es ermöglicht, einen erwarteten Zustand vorweg zu nehmen und Signale bereitzustellen, die aktiviert werden, sobald der erwartete Zustand eintritt. Dadurch wird die Zeit eingespart, die notwendig ist, in einem Rückkopplungspfad Eintaktrückkoppelsignale in Gegentaktrückkoppelsignale zu wandeln. Zusätzlich wird auch im Vorwärtspfad, also bei der Gegentakt-/Eintaktwandlung Zeit eingespart, da das Erreichen des Zustandes bereits vor der eigentlichen Gegentakt-/Eintaktwandlung und der nachgeschalteten weiteren Signalverarbeitung vorweggenommen wird.

In einer vorteilhaften Weiterbildung des Verfahrens wird das Rückkoppelsignal zurückgeführt, indem das vom Gegentaktteiler abgegebene Taktsignal invertiert wird. Der Stelleingang des Gegentaktteilers wird freigegeben, wenn das Rückkoppelsignal zusammen mit dem invertierten Taktsignal anliegt. Dadurch ist sichergestellt, dass das Stellsignal erst am Stelleingang des Gegentaktteilers anliegt, wenn das Ende einer Gesamtperiode des geteilten Gesamtsignals erreicht wird.

In einer Weiterbildung der Erfindung wird das Rückkoppelsignal erzeugt, indem ein Eintaktrückkoppelsignal bei Auftreten einer Taktflanke des vom Gegentaktteiler abgegebenen geteilten Taktsignals erzeugt wird, bevor die Taktsignale des ersten und zweiten Eintaktteilers in dem vorgegebenen Zustand vorliegen. Das erzeugte Eintaktrückkoppelsignal wird in ein Gegentaktrückkoppelsignal gewandelt. Das Rückkoppelsignal wird bei Auftreten der nächsten gleichen Taktflanke des vom Gegentaktteiler abgegebenen Taktsignals erzeugt.

Weitere vorteilhafte Ausgestaltungen sind Gegenstand der Unteransprüche. Im folgenden wird die Erfindung anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen im Detail erläutert. Es zeigen:
1 ein Phasenregelkreis mit der erfindungsgemäßen Frequenzteilerschaltung,
2 ein Blockschaltbild der erfindungsgemäßen Frequenzteilerschaltung,
3 ein erstes Ausführungsbeispiel der erfindungsgemäßen Frequenzteilerschaltung,
4 ein zweites Ausführungsbeispiel der erfindungsgemäßen Frequenzteilerschaltung,
5A ein erstes Zeitdiagramm mit verschiedenen Taktsignalen,
5B ein zweites Zeitdiagramm mit verschiedenen Taktsignalen,
6 eine bekannte Ausführungsform einer Frequenzteilerschaltung.
1 zeigt einen Phasenregelkreis, in dessen Rückführungspfad bevorzugt Frequenzteilerschaltungen mit einstellbarem Teilerverhältnis geschaltet sind. Der Phasenregelkreis umfasst einen Vorwärtspfad aus einem Phasendetektor 101 und ei nem daran angeschlossenen Tiefpaßfilter 102. Das Tiefpassfilter 102 umfasst eine Ladungspumpe und ist mit einem Ausgang an einen Steuereingang eines spannungsgesteuerten Oszillators 103 angeschlossen. Der Ausgang des spannungsgesteuerten Oszillators 103 ist an einen Eingang der erfindungsgemäßen Frequenzteilerschaltung 1 angeschlossen und bildet gleichzeitig einen Ausgang des Phasenregelkreises. Diese teilt das vom Oszillator 103 kommende Taktsignal CLK gemäß ihrem über die Steuereingänge 12 eingestellten Teilerverhältnis und führt das geteilte Taktsignal einem Rückführungseingang 104 des Phasendetektors 101 zu. Der Phasendetektor 101 vergleicht die Frequenz des rückgeführten Taktsignals mit einer Frequenz eines Referenzsignals und erzeugt daraus ein Stellsignal, welches über das Tiefpaßfilter 102 an den Steuereingang des spannungsgesteuerten Oszillators 103 angelegt wird.
Die Frequenz des Ausgangssignals CLK des spannungsgesteuerten Oszillators 103 wird so lange nachgeführt, bis die daraus durch die Frequenzteilerschaltung 1 geteilte Frequenz des rückgeführten Signals der Frequenz des Referenzsignals am Eingang 105 des Phasendetektors 101 entspricht.
In Phasenregelkreisen, die Signale CLK mit besonders hohen Ausgangsfrequenzen erzeugen, müssen daher die Frequenzteilerschaltungen auch Taktsignale mit hohen Eingangsfrequenzen verarbeiten. Um gleichzeitig eine möglichst große Flexibilität zu gewährleisten, werden die Frequenzteilerschaltungen häufig als Multi-Modulus-Teiler ausgebildet. Einen Ausschnitt einer erfindungsgemäßen Frequenzteilerschaltung mit einem einstellbaren Teilerverhältnis zeigt 2.
Die erfindungsgemäße Frequenzteilerschaltung läßt sich von ihrem logischen Aufbau her in einen Vorwärtspfad sowie in ei nen Rückwärtspfad unterteilen. Im Vorwärtspfad wird die Frequenzteilung des eingangsseitig angelegten Gegentaktsignals CLK gemäß dem eingestellten Frequenzteilerverhältnis durchgeführt. Das Frequenzteilerverhältnis wird durch das Steuersignal C0 am Steuereingang 12 eingestellt. Die Frequenzteilung des eingangsseitig angelegten Gegentaktsignals CLK erfolgt mit mehreren, nacheinander geschalteten Teilerstufen T1, T2 und T3. Im Ausführungsbeispiel ist die Teilerstufe T1 als synchroner Gegentaktteiler mit einem einstellbaren Teilerverhältnis ausgebildet. Abhängig von dem Stellsignal am Eingang 212 teilt der synchrone Gegentaktteiler T1 ein an seinem Eingang 211 anliegendes Gegentaktsignal entweder durch den Faktor 2 oder mittels einer Umschaltunterdrückung durch den Faktor 3.
Das so geteilte Gegentaktsignal TS1' ist am Ausgang 213 abgreifbar. Der hier dargestellte Gegentaktteiler T1 stellt den letzten synchronen Gegentaktteiler in der erfindungsgemäßen Frequenzteilerschaltung 1 dar. Der Eingang 211 des synchronen Gegentaktteilers T1 kann folglich an die Ausgänge weiterer synchroner Gegentaktteiler angeschlossen sein. Die Eingangsstufen der erfindungsgemäßen Frequenzteilerschaltung als Gegentaktteiler auszubilden, ist besonders vorteilhaft, da Gegentaktteiler sehr hohe Eingangsfrequenzen verarbeiten können und relativ unempfindlich gegenüber Störsignalen auf der Taktleitung sind.
Der Ausgang des synchronen Gegentaktteilers T1 ist mit einem Eingang einer Wandlerstufe 24 verbunden. Die Wandlerstufe wandelt das Gegentaktsignal TS1' in ein Eintaktsignal TS1. An den Ausgang der Wandlerstufe 24 ist ein Eingang eines ersten Eintaktteilers T2 angeschlossen. Ein zweiter Eintaktwandler T3 ist mit seinem Eingang mit dem Ausgang 221 des ersten Ein taktteilers T2 verbunden. Die erfindungsgemäße Frequenzteilerschaltung 1 kann weitere in Reihe geschaltete Eintaktteiler umfassen.
Die Frequenzteilung eines eingangsseitig angelegten Taktsignals erfolgt in den Eintaktteilern T2 und T3 in je zwei Stufen. Dies ist im Fall des Eintaktteilers T2 durch die beiden Schaltungsblöcke 2A und 2B angedeutet. Der Eintaktteiler T3 umfasst die gleichen Schaltungsblöcke. Aus Übersichtsgründen wurde auf eine Darstellung verzichtet. Die beiden Schaltungsblöcke 2A und 2B des Eintaktteilers T2 verarbeiten das eingangsseitig anliegende Taktsignal TS1 weiter und teilen es in seiner Frequenz. Weiterhin werden Signale zwischen den Schaltungsblöcken 2A und 2B ausgetauscht, die Informationen über einen zukünftigen Zustand des am Ausgang 221 abgreifbaren geteilten Taktsignals und damit des gesamten Eintaktteilers enthalten. Die Erzeugung dieser Signale, die Informationen über einen zukünftigen Zustand eines abgreifbaren Taktsignals wird anhand weiterer Ausführungsbeispiele noch deutlich erläutert.
Die erfindungsgemäße Frequenzteilerschaltung umfasst weiterhin einen Rückwärtspfad, welcher im vorgesehenen Ausführungsbeispiel die aneinander geschalteten Elemente 31, 32 und 33 umfasst. Der Rückkopplungspfad ist außerdem über seinen Ausgang 331 mit einem Schalter 40 verbunden, das zwischen den Stelleingang 212 des synchronen Gegentaktteilers T1 und den Stelleingang 12 der Frequenzteilerschaltung geschaltet ist. Der Rückkopplungspfad ist so ausgebildet, dass er den Schalter 40 nur dann schließt, wenn ein Gesamtzyklus einer Frequenzteilung vollständig durchgeführt wurde. Der Rückkopplungspfad schaltet somit den Stelleingang 212 des Gegentaktteilers T1 lediglich am Ende einer Taktperiode des geteilten Taktsignals frei. Dadurch ist sichergestellt, dass der synchrone Gegentaktteiler nur einmal pro Gesamtperiode durch den Faktor 3 teilt.
Für die Bestimmung des Zeitpunktes zur Freigabe des Schalters 40 weisen die einzelnen Elementen 31 und 33 des Rückkopplungspfads je einen Eingang auf, die mit dem Ausgang einer jeden Teilerstufe der Frequenzteilerschaltung verbunden sind. Das Element 32 des Rückkopplungspfades ist mit seinen Eingängen 321 und 322 mit Zwischensignalausgängen 225 und 226 der Eintaktteiler 22 bzw. 23 verbunden. An diesen Ausgängen sind Zwischensignale abgreifbar, die Informationen über einen zukünftigen Zustand eines am Ausgang 221 bzw. 231 abgreifbaren Taktsignals ermöglichen. Das Element 32 ist als eine Auswerteschaltung ausgebildet, die diese Zwischensignale auswertet und ein Gegentaktrückkoppelsignal an das Element 33 des Rücckoppelpfades weitergibt, sobald das Ende einer Taktperiode des Gesamtsignals erreicht ist.
Bevorzugt ist an den Zwischensignalausgängen 225 und 226 ein Signal mit einem Pegel abgreifbar, welcher sich erst bei der nächsten Taktflanke des am Ausgang 221 bzw. 231 abgreifbaren Taktsignals einstellt. Beispielsweise ist das Zwischensignal am Ausgang 225 des ersten Eintaktteilers 22 auf einer logischen 0, wenn das am Ausgang 221 abgreifbare Taktsignal einen logisch hohen Pegel besitzt und umgekehrt. Die Zwischensignale stellen daher zukünftige Pegelzustände der an den Ausgängen abgreifbaren Taktsignale dar. Die Auswerteschaltung 32 wertet diese Zustände aus und erzeugt daraus ein Gegentaktsignal, das an die weiteren Elemente 33 des Rückkopplungspfades weitergegeben wird. Das Element 33 im Rückkopplungspfad ist für die Gegentaktsignalverarbeitung ausgebildet.
Durch die Auswertung zukünftiger Zustände der einzelnen von den Teilerstufen 22 und 23 abgegebenen Taktsignale durch die Zwischensignale kann somit das Rückkoppelsignal zur Freigabe des Schaltmittels 40 bereits vorbereitet und erzeugt werden. Zu dem Zeitpunkt, indem der Zustand der einzelnen Taktsignale tatsächlich erreicht ist, das Rückkoppelsignal ohne Verzögerung zur Freischaltung des Stelleingangs 212 verwendet werden kann. Da vor allem eine Umwandlung eines Gegentaktsignals in ein Eintaktsignal sehr zeitaufwendig ist, läßt sich so gerade bei höheren Eingangsfrequenzen durch die Auswertung zukünftiger Taktsignalzustände Zeit gewinnen. Die Gegentakt/Eintaktumwandlung bzw. die Eintakt-/Gegentaktumwandlung kann daher bereits bei höheren Frequenzen erfolgen.
Ein konkretes Ausführungsbeispiel der erfindungsgemäßen Frequenzteilerschaltung zeigt 3. Gleiche Bauelemente tragen dabei gleiche Bezugszeichen. Die erfindungsgemäße Frequenzteilerschaltung umfasst eine erste Teilerstufe T1 sowie eine daran angeschlossene zweite Teilerstufe T2 bzw. T3. Die erste Teilerstufe T1 ist als synchroner Gegentaktteiler mit Umschaltunterdrückung ausgebildet. Die vertikal gestrichelten Linien verdeutlichen die Grenzen zwischen den einzelnen Teilerstufen der Frequenzteilerschaltung. Die erste vertikal gestrichelte Linie gibt zudem die Grenze zwischen einer Gegentaktsignalverarbeitung und einer Eintaktsignalverarbeitung an. Oberhalb der horizontal gestrichelten Linie ist ein Ausführungsbeispiel der Auswerteschaltung dargestellt.
Der synchrone Gegentaktteiler T1 ist mit seinem Eingang T13 an einen Takteingang eines ersten Flip-Flops TF1 sowie eines zweiten Flip-Flops TF2 angeschlossen. Das erste Flip-Flop TF1 dient dazu, das Frequenzteilerverhältnis des ersten Gegentaktteilers T1 einzustellen. Dazu ist sein Dateneingang D mit dem Stelleingang 212 des synchronen Gegentaktteilers T1 verbunden. Der Datenausgang Q des ersten Flip-Flops TF1 ist an den Eingang B eines logischen NAND-Gatters N1 angeschlossen, das einen Teil einer Rückkopplungsschleife für das zweite Flip-Flop TF2 bildet. Der Datenausgang Q des zweiten Flip-Flops TF2 bildet den Ausgang 213 des Gegentaktteilers T1 und ist zudem mit dem Eingang A des logischen NAND-Gatters N1 verbunden. Die beiden Flip-Flops TF1 und TF2 sind als positiv taktflankengesteuerte Flip-Flops ausgebildet.
Die Teilerschaltung T1 teilt das eingangsseitig anliegende Gegentaktsignal CLK abhängig von dem Stellsignal am Stelleingang 212 durch den Faktor 2 bzw. 3. Eine Teilung der Frequenz des eingangsseitig angelegten Gegentaktsignals CLK durch den Faktor 3 erfolgt mittels einer Umschaltunterdrückung von der Dauer einer Taktperiode des Taktsignals CLK. Eine Umschaltunterdrückung erfolgt immer dann, wenn das Stellsignal am Eingang 212 einen logisch niedrigen Pegel aufweist. Bei einer steigenden Taktflanke des eingangsseitig angelegten Taktsignals CLK gibt der erste Flip-Flop TF1 an seinem Datenausgang Q eine logische 0 ab und zwingt dadurch das Ausgangssignal des NAND-Gatters auf einen logisch hohen Pegel oder eine logische 1. Liegt das Stellsignal am Eingang 212 für die Dauer einer Taktperiode des Taktsignals CLK auf logisch 0, so wird eine Umschaltung im Ausgangssignal des ersten Gegentaktteilers T1 für eine halbe Taktperiode des Ausgangsgegentaktsignals TS1' unterdrückt. Dies ist gleichbedeutend mit einer Frequenzteilung durch den Faktor 3.
In ähnlicher Weise sind die weiteren Teiler T2 und T3 aufgebaut. Ein Unterschied gegenüber dem Gegentaktteiler T1 besteht jedoch in der Ausbildung der Teiler T2 und T3 als Eintaktteiler. Sie verarbeiten im Gegensatz zu dem Teiler T1 kein Gegentaktsignal, sondern die Eintaktsignale TS1 bzw. TS2. Dazu sind die Flip-Flopschaltungen F1 und F2 bzw. F3 und F4 sowie die NAND-Gatter N2 und N3 für die Eintaktsignalverarbeitung ausgebildet. Der strukturelle Aufbau der einzelnen Teilerstufen T2 und T3 ist aber gleich dem Aufbau des Gegentaktteilers T1. Für eine Wandlung des am Ausgang des Gegentaktteilers T1 abgreifbaren Gegentaktsignals TS1' umfasst die erfindungsgemäße Frequenzteilerschaltung einen Gegentakt-Eintakt-Wandler 24, der zwischen den Ausgang 213 des Gegentaktteilers T1 und Eingang 13 des ersten Eintaktteilers T2 geschaltet ist.
Die beiden Eintaktteiler T2 und T3 weisen jeweils einen Stelleingang 212A bzw. 212B auf, an dem ein Stellsignal zur Einstellung des Teilerverhältnisses durch den Faktor 2 bzw. durch den Faktor 3 einstellbar ist. Um die jeweiligen Stellsignale den Stelleingängen zum richtigen Zeitpunkt zuzuführen, ist es notwendig, die als Schalter wirkende NAND-Gatter 40, 40A und 40B erst dann freizuschalten, wenn das Ende einer Taktperiode eines am Ausgang der erfindungsgemäßen Frequenzteilerschaltung abgreifbaren Taktsignals erreicht ist. Im Ausführungsbeispiel gemäß 3 ist dies das Ende einer Taktperiode des Signals TS3.
Dazu ist im Rückkoppelpfad ein Inverter 22B vorgesehen, der mit dem Ausgang 34 des Teilers T3 verbunden ist und dessen Ausgang an den Eingang A des Schalters 40B sowie an den Eingang A eines logischen UND-Gatters U2 angeschlossen ist. Der Schalter 40B ist als logisches NAND-Gatter ausgebildet. Der Ausgang des Schalters 40B ist mit dem Stelleingang 212 verbunden. Gleichzeitig ist der Ausgang 14 des ersten Eintaktteiler T2 über einen Inverter 22A mit dem Eingang B des logischen UND-Gatters U2 verbunden. Der Ausgang des logischen UND-Gatters U2 ist mit einem Eingang eines weiteren Schaltmittels 40A verbunden, das als NAND-Gatter ausgebildet ist. Der Ausgang des Gatters führt zu dem Stelleingang 212A. Die Inverter 22B, 22A und das Gatter U2 bilden das Element 31 des Rückkoppelpfades.
Der zweite Eintaktteiler T3 enthält zusätzlich einen Abgriff 95 zwischen dem Ausgang des NAND-Rückkopplungsgatters N3 und dem zweiten Flip-Flop F4. Dieser Abgriff 95 führt ein Zwischensignal, das einen zukünftigen Zustand des am Ausgang 34 abgegebenen Taktsignals TS3 darstellt. Durch die Rückkopplung im Eintaktteiler T3 liegt am Abgriff 95 ein Signal mit einem Pegel an, welches bei der folgenden steigenden Taktflanke des Signals TS2 an den Ausgang 34 als Taktsignal TS3 weitergereicht wird. In gleicher Weise ist im ersten Eintaktteiler T2 ein Abgriff 96 vorgesehen. Das Signal am Abgriff 96 stellt das Taktsignal TS2 dar, das bei der nächsten steigenden Taktflanke des eingangsseitig angelegten Taktsignals TS1 vom Flip-Flop F2 übernommen wird und am Ausgang 14 abgreifbar ist.
Diese Zwischensignale an den Abgriffen 95 und 96 werden einer Auswerteeinheit 32 im Rückkopplungspfad zugeführt. Die Auswerteeinheit enthält ein NOR-Gatter 321, dessen erster Eingang mit dem Abgriff 95 verbunden ist und dessen zweiter Eingang über ein NAND-Glied 322 mit dem Abgriff 96 des ersten Eintaktteilers T2 sowie einem Abgriff 97 verbunden ist. Am Abgriff 97 liegt das Datenausgangssignal Q des ersten Flip-Flops F1 des ersten Eintaktteilers T2 an. Eine Berücksichtigung des Signals am Abgriff 97 ist notwendig, da ein Zustand mit logisch hohem Pegel am Zwischensignalabgriff 96 zweimal während eines gesamten Taktzyklus entstehen kann, wenn durch den Faktor drei geteilt wird. Jedoch ist in diesem Fall das Signal am Abgriff 97 einmal auf logisch 0 und anschließend auf logisch 1. Wichtig ist der Zustand, indem an beiden Abgriffen 96 und 96 hohe Pegel abgreifbar sind. Der Ausgang des NOR-Gatters 321 des Auswertemittels 32 ist an einen Dateneingang eines Flip-Flops 323 angeschlossen, welches mit dem von der Wandeleinrichtung 24 abgegebenem Eintaktaktsignal TS1 beaufschlagt ist. Der Datenausgang Q des Flip-Flops 323 ist mit einem Eintakt-/Gegentaktwandler 25 verbunden. Dieser wandelt ein Eintaktsignal in das entsprechende Gegentaktsignal.
Der Ausgang des Eintakt-/Gegentaktwandlers 25 ist an einen Dateneingang eines weiteren Flip-Flops 324 angeschlossen, welches für die Gegentaktsignalverarbeitung ausgebildet ist. Der Takteingang des Flip-Flops 324 ist an den Ausgang 213 des Gegentaktteilers T1 angeschlossen. Der Gegentaktsignalausgang Q der Flip-Flopschaltung 324 führt zu dem Rückkoppelelement 33 des Rückkopplungspfades. Das Rückkoppelelement 33 umfasst ein logisches UND-Gatter U1, dessen Eingang B über einen Inverter 22 mit dem Ausgang 213 des Gegentaktteilers T1 verbunden ist. Der Eingang A des logischen UND-Gatters 324 bildet den Eingang des Rückkoppelelements 33 für das Rückkoppelsignal und ist an den Datenausgang Q des Flip-Flops 324 des Auswertemittels 32 angeschlossen. Der Ausgang des logischen UND-Gatters ist mit einem ersten Eingang eines Schaltmittels 40 verbunden, dessen Ausgang an den Stelleingang 212 des Gegentaktteilers T1 angeschlossen ist. Ein zweiter Eingang des Schaltmittels 40 bildet den Stelleingang 12.
Der hier dargestellte Ausschnitt der erfindungsgemäßen Frequenzteilerschaltung lässt sich durch Ankoppeln weiterer Rückkoppelelemente sowie Anschließen des Taktsignaleingangs für das Taktsignal CLK an den Ausgang weiterer Gegentaktfrequenzteilerschaltungen erweitern.
Die Wirkungsweise des Auswertemittels in der erfindungsgemäßen Frequenzteilerschaltung gemäß 3 soll anhand des Zeitdiagramms der 5A erläutert werden. Diese zeigt mehrere Taktsignale in Abhängigkeit der Zeit. In dem Ausführungsbeispiel gemäß 3 ist angenommen, dass die Stellsignale C0, C1 und C2 an den Stelleingängen 12, 12A und 12A so geschaltet sind, dass jede der Teilerschaltungen T1, T2 und T3 eine Umschaltunterdrückung durchführt. Dadurch teilt jede Teilerschaltung durch den Faktor 3. Für die Erläuterung der Wirkungsweise der Frequenzteilerschaltung gemäß 3 sind die gezeigten Signale CLK, sowie TS1 bis TS3 von Bedeutung.
Eingangsseitig wird zum Zeitpunkt T0 das Taktsignal CLK der ersten Teilerschaltung T1 zugeführt. Weiterhin liegt am Eingang A als auch am Eingang B des NAND-Gatters 40 ein Signal mit logisch hohem Pegel an. Daraus ergibt sich am Dateneingang D des ersten Flip-Flops TF1 des Gegentaktteilers T1 ein logisch niedriger Pegel, welcher zu einer Umschaltunterdrückung für die darauf folgende Periode führt. Dadurch bleibt das Signal TS1 am Ausgang auf logisch 1. Durch die Rückkopplung durch den Inverter 22 ergibt sich am Ausgang des logischen UND-Gatters eine logische 0, wodurch am Eingang 212 des Gegentaktteilers T1 wieder eine logische 1 anliegt. In gleicher Weise arbeiten auch die erste und zweite Eintaktteilerschaltung, die jeweils eine Umschaltunterdrückung für je eine Taktperiode ihres Eingangssignals durchführen.
Zu dem Zeitpunkt Z1 wird am Ausgang 14 des ersten Eintaktteilers T2 das Taktsignal TS2 mit einer logischen 0 abgegeben. Daraus ergibt sich ein Zwischensignal am Abgriff 96 mit einer logischen 1. Gleichzeitig ist auch der Datenausgang Q des ersten Flip-Flops F1 des ersten Eintaktteilers T2 und damit der Abgriff 97 auf einer logischen 1. Das NAND-Gatter 322 führt damit dem NOR-Gatter 321 eine logische 0 zu. Zu dem gleichen Zeitpunkt Z1 weist das Taktsignal TS3 am Ausgang 34 des zweiten Eintaktteilers T3 einen logisch hohen Pegel auf. Das daraus resultierende Zwischensignal am Abgriff 95 weist eine logische 0 auf. Diese wird ebenfalls an einen Eingang des NOR-Gatters 321 gelegt. Das NOR-Gatter gibt an den Dateneingang des Flip-Flops 323 einen logisch hohen Pegel ab, der mit der darauf folgenden steigenden Taktflanke des Taktsignals TS1 zum Zeitpunkt Z2 übernommen wird.
Während der nun folgenden Taktperiode des Taktsignals TS1 kann der Eintakt-/Gegentaktwandler das rückgekoppelte Eintaktsignal mit logisch hohem Pegel in ein entsprechendes Gegentaktsignal wandeln und am Dateneingang D des Flip-Flops 324 anlegen. Bei der nächsten steigenden Taktflanke des Taktsignals TS1 zum Zeitpunkt Z3 wird dieses am Ausgang des Flip-Flops 324 übernommen und dem Eingang A des UND-Gatters zugeführt. Zu dem Zeitpunkt Z3 schaltet das Signal TS1 auf eine logische 1. Gleichzeitig weist das Signal TS2 wie auch das Signal TS3 jedoch bereits einen logisch niedrigen Pegel auf. Dadurch werden bereits die Schaltmittel 40B und 40A freigegeben, so dass die entsprechenden Stellsignale C2 und C1 an den Stelleingängen 12A und 12B an die jeweiligen Dateneingänge der Flip-Flops F1 bzw. F3 weitergegeben werden können. Die Zwischensignale an den Abgriffen 95 und 96 wechseln zu dem Zeitpunkt Z3 wieder auf eine logische 1. Das NOR-Gatter 321 der Auswerteschaltung 32 erzeugt an seinem Ausgang aufgrund der Zwischensignale wieder eine logische 0.
Bei der nächsten fallenden Taktflanke des ersten Taktsignals TS1 zieht das Rückkopplungselement 33 den Eingang A des Gat ters 40 auf logisch 1, so dass nun an den Stelleingängen 212 eines jeden Teilers die entsprechenden Stellsignale C0, C1 und C2 anliegen. Der Zeitpunkt Z4 bestimmt den Beginn einer neuen Taktperiode des Taktsignals TS3. Die Eintakt-/Gegentaktwandlung des Rückkoppelsignals zur Freigabe des Schaltmittels 40 erfolgt während des Zeitraumes Z2 bis Z3, so dass dies bei der steigenden Taktflanke zum Zeitpunkt Z3 in das Rückkoppelelement übernommen werden kann. Durch die Erzeugung des Rückkopplungssignals in einem vorangegangenen Takt und dann die Bereitstellung zum vorgesehenen Zeitpunkt kann das Umwandelelement 25 besonders einfach ausgebildet sein. Die Umwandlung von dem Eintaktsignal in das Gegentaktsignal ist somit nicht mehr zeitkritisch.
4 zeigt eine weitere Ausführungsform einer erfindungsgemäßen Frequenzteilerschaltung mit einem Gegentaktteiler T1 sowie drei in Reihe geschaltete Eintaktteiler T2, T3 und T4. Auch in dieser Ausführungsform kann sowohl vor den Eingang des Gegentaktteilers T1 weitere Gegentaktteiler geschaltet werden, wie auch der Ausgang des Eintaktteilers T4 mit weiteren Eintaktteilern T5 verbunden werden kann. Der dritte Eintaktteiler T4 ist in gleicher Weise aufgebaut wie der erste und zweite Eintaktteiler T2 bzw. T3. Auch er umfasst zwei Flip-Flopschaltungen, wobei die erste Flip-Flopschaltung zur Einstellung des Teilerverhältnisses ausgebildet ist. Ein Schalter 40C schaltet den Dateneingang D des ersten Flip-Flops auf den Stelleingang 12C. Auch dieser ist als NAND-Gatter ausgebildet.
Die Auswerteschaltung ist hier in leicht veränderter Form ausgebildet. Anstelle des in 4 verwendeten NOR-Gatters 321 wird hier ein UND-Gatter 321A implementiert. Dieses umfasst drei Eingänge. Ein UND-Gatter besitzt die gleiche Wahr heitstabelle wie ein NOR-Gatter, wenn die Eingangssignale an den Eingängen des UND-Gatters jeweils invertiert sind. Aus diesem Grund wird das Zwischensignal am Abgriff 95 des zweiten Eintaktteilers T3 durch einen Inverter 99 invertiert und dem Eingang des logischen UND-Gatters 321A zugeführt. Die Abgriffe 96 und 97 des ersten Eintaktteilers T2 sind mit den Eingängen eines logischen UND-Gatters 322A verbunden, dessen Ausgang an einen Eingang des logischen UND-Gatters 321A angeschlossen ist.
Zusätzlich muss auch das Ausgangstaktsignal TS4 des dritten Eintaktteilers T4 berücksichtigt werden. Dazu weist das logische UND-Gatter 321A einen weiteren Eingang auf, der über einen Inverter 22C mit dem Ausgang 44 des dritten Eintaktteilers T4 verbunden ist. Der Inverter 22C bildet gleichzeitig einen Teil des Rückkoppelpfades. An dem Ausgang 44 ist das Taktsignal TS4 abgreifbar. Die erfindungsgemäße Frequenzteilerschaltung läßt sich beliebig erweitern, indem an den Ausgang 44 weitere Eintaktteiler angeschlossen werden, deren jeweiligen Ausgänge über einen Inverter mit einem weiteren Eingang des logischen UND-Gatters 321A verbunden sind.
Der Ausgang des Inverters 22C führt zudem zu einem Eingang eines Schalters 40C und zu einem Eingang A eines UND-Gatters 44B, das einen Teil des Rückkoppelelementes 33 des Rückkopplungspfades bildet. Der Rückkopplungspfad gibt die jeweiligen NAND-Gatter 40A, 40B bzw. 40C jeweils erst dann frei, wenn die Ausgangssignale des jeweiligen Eintaktteilers und aller nachgeschalteten Eintaktteiler logisch 0 sind.
Den zeitlichen Verlauf der abgegebenen Taktsignale lässt sich anhand der 5B verdeutlichen. Wiederum ist angenommen, dass alle Steuersignale eine Umschaltunterdrückung vorsehen und so jeder Teiler der Schaltung durtch den Faktor 3 teilt. Kurz vor dem Zeitpunkt Z5 weist das Taktsignal TS4 einen logisch niedrigen Pegel auf. Dieser wird invertiert und dem Schaltmittel 40C zugeführt, welches daraufhin den Dateneingang des ersten Flip-Flops für das Stellsignal am Stelleingang 12C freigibt. Gleichzeitig läuft das Signal in der Rücckopplungskette zum UND-Gatter 44B. Dieses erzeugt ein Signal mit logisch hohem Pegel, wenn gleichzeitig das Signal TS3 vom Eintaktteiler T3 logisch 0 ist. Dies ist ab dem Zeitpunkt Z6 gegeben. Dadurch wird der Schalter 40B freigegeben und das Rückkoppelsignal pflanzt sich zum logischen Gatter 44A fort. Kurz nach dem Zeitpunkt Z7 sind die Schalter 40A, 40B und 40C freigegeben und die Eintaktteiler T2, T3 und T4 können abhängig von den Stellsignalen an den Stelleingängen 12A, 12B, 12C eine Umschaltunterdrückung durchführen.
Zum Zeitpunkt Z5 wird das invertierte Taktsignal TS4 ebenso dem logischen Gatter 321A zugeführt. Gleichzeitig schaltet es den Stelleingang des Eintaktteilers T4 frei. Zu diesem Zeitpunkt ist das Ausgangssignal TS3 jedoch weiterhin auf einem logisch hohen Pegel oder einer logischen 1, wodurch das Gatter 44B das Rückkoppelsignal noch sperrt. Das Zwischensignal am Abgriff 95 jedoch weist eine logische 0. Dieser zukünftige zustand des Taktsignals TS3 wird durch den Inverter 99 invertiert wird und an einen zweiten Eingang des logischen UND-Gatters 321A angelegt. Der Schalter 40B wie auch das logische UND-Gatter 44A sind jedoch noch nicht freigegeben.
Zu diesem Zeitpunkt T5 wird weiterhin das Signal TS2 logisch 0. Das Zwischensignal am Abgriff 96, welches den zukünftigen Zustand des Taktsignals TS2 angibt, ist ebenso wie das Zwischensignal am Abgriff 97 logisch 1. Daraus ergibt sich am Ausgang des logischen UND-Gatters 322A ebenfalls eine logi sche 1, die dem dritten Eingang des logischen UND-Gatters 321A zugeführt wird. Der Ausgang des UND-Gatters 321A der Auswerteschaltung schaltet daher während dieses Zeitraums den Dateneingang des Flip-Flops 323 auf eine logische 1. Bei der nächsten steigenden Taktflanke des Taktsignals TS1 zum Zeitpunkt Z6 wird das Signal mit dem logisch hohen Pegel am Dateneingang D des Flip-Flops 323 übernommen und der Wandlereinrichtung 25 zugeführt. Bis zur nächsten steigenden Taktflanke des Signals TS1 hat diese nun Zeit, das Eintaktrückkoppelsignal mit der logischen 1 in ein entsprechendes Gegentaktrückkoppelsignal zu wandeln.
Mit der steigenden Taktflanke des Taktsignals TS1 zum Zeitpunkt Z6 wechselt außerdem das Taktsignal TS2 auf logisch 1 und das Taktsignal TS3 auf logisch 0. Dadurch schaltet das UND-Gatter 44B den Schalter 40B frei und das Rückkoppelsignal wandert zum Eingang des logischen UND-Gatters 44B im Rückkopplungspfad.
Bei der nächsten steigenden Taktflanke des Taktsignals TS1 zum Zeitpunkt Z7 wechselt das Taktsignal TS2 auf einen logisch niedrigen Pegel, wodurch auch der Schalter 40A freigegeben wird. An den entsprechenden Stelleingängen der Teiler T2, T3 und T4 liegt nun das entsprechende Stellsignal zum Einstellen des Frequenzteilerverhältnisses der jeweiligen Eintaktteiler an. Gleichzeitig wird mit der steigenden Taktflanke des Taktsignals TS1 das von der Wandeleinrichtung 25 gewandelte Gegentaktrückkoppelsignal in den Datenausgang Q des Flip-Flops 324 übernommen. Bei der nächsten fallenden Taktflanke des Taktsignals TS1 wird somit über den Inverter 22 und das UND-Gatter 44 auch der Stelleingang 212 des Gegentaktteilers T1 freigegeben. Damit wird ein Teilerverhältnis der erfindungsgemäßen Frequenzteilerschaltung eingestellt und das eingangsseitig angelegte Taktsignal CLK wird bei seiner nächsten steigenden Taktflanke zum Zeitpunkt Z8 entsprechend dem eingestellten Frequenzteilerverhältnis geteilt.
Die hier vorgestellte Erfindung ist nicht auf die dargestellten Ausführungsbeispiele beschränkt. So können die einzelnen Teilerschaltungen auch negativ taktflankengesteuert sein. Ebenso ist es möglich, die einzelnen logischen Glieder durch ihre entsprechenden Äquivalenten wieder auszubilden. So ist es beispielsweise möglich, die jeweiligen Freigabeschalter für den Eingang 212 nicht als logische NAND-Gatter, sondern als logische AND-Gatter mit nachgeschaltetem Inverter auszubilden. Ohne den nachgeschalteten Inverter kann der jeweils invertierende Ausgang QN der ersten Flip-Flopschaltungen verwendet werden. Prinzipiell lässt sich die gesamte Schaltung leicht anstatt der verwendeten AND-Gatter in OR-Gallerlogik realisieren. Beispielsweise muss für einen Inverter bei Gegentaktsignalverarbeitung nur die beiden Leitungen vertauscht werden. Auch ist es möglich, gänzlich andere Teiler als die hier vorgestellten 2/3-Teiler zu verwenden.
Für die Schnittstelle zwischen dem Gegentaktrückkopplungspfad und dem Eintaktrückkopplungspfad ist allerdings ein Auswerteschaltung vorgesehen, das nicht die Ausgangssignale der einzelnen Teiler für die Rückkopplung verwendet, sondern Zwischensignale. Diese Zwischensignale erlauben Rückschlüsse auf Zustände, die sich erst durch zukünftige Schaltfunktionen im ersten und zweiten Eintaktteiler ergeben werden. Es wird also im Rückkoppelzweig ein erwarteter Zustand vorweg genommen und mit der gleichen Taktflanke aktiviert, die dazu führt, diesen vorweg genommenen Zustand tatsächlich herzustellen. Auf diese Weise wird in der Rückkoppellogik die Zeit eingespart, die notwendig ist, um den erwarteten Zustand im Rückkoppelpfad von Eintaktrückkoppelsignale in Gegentaktrückkoppelsignale zu wandeln. Zusätzlich wird der Zustand des Zustandes des Eintaktsignals im Vorwärtspfad des Teiler bereits vorweggenommen. Die sehr zeitaufwändige Wandlung des Gegentaktsignals in ein Eintaktsignal und das Schalten der Teiler-Flip-Flops ist somit nicht mehr relevant für das Rückkoppelsignal, da der zu erwartende Zustand bereits vorweggenommen wurde.

1: Frequenzteilerschaltung
101: Phasendetektor
102: Tiefpassfilter
103: spannungsgesteuerter Oszillator
T1: Gegentaktteiler
T2, T3, T4: Eintaktteiler
24: Gegentakt-/Eintaktwandler
25: Eintakt-/Gegentaktwandler
12, 12A, 12B, 12C: Stelleingang
40, 40A, 40B, 40C: Schalter, NAND-Gatter
212, 212A, 212B: Stelleingang
213: Gegentaktteilerausgang
31, 32, 33: Rückkoppelelemente
14, 34: Eintaktteilerausgang
225: Zwischensignalausgang
22, 22A, 22B, 22C: Inverter
44, 44A, 44B: UND-Gatter
U1, U2: UND-Gatter
321: NOR-Gatter
321A: UND-Gatter
322A: NAND-Gatter
323, 324: Flip-Flopschaltung
95, 96, 97: Abgriffe
C0, C1, C2, C3: Stellsignale
CLK: Taktsignal
TS1': geteiltes Gegentaktsignal
TS1, TS2, TS3, TS4: geteiltes Eintaktsignal
Z0 bis Z8: Zeitpunkte
TF1, TF2: Gegentakt-Flip-Flops
F1, F2, F3, F4: Eintakt-Flip-Flops

Claims

Frequenzteilerschaltung (1) mit einstellbarem Frequenzteilerverhältnis, umfassend: – einen Gegentaktteiler (T1) mit einem an einem Stelleingang (212) einstellbaren Frequenzteilerverhältnis, dessen Eingang ein erstes Gegentaktsignal (CLK) mit einer ersten Frequenz zuführbar ist und der zur Abgabe eines zweiten Gegentaktsignals (TS1') mit einer durch das Frequenzteilerverhältnis abgeleiteten zweiten Frequenz ausgebildet ist; – eine erste Wandlereinrichtung (24), die an den Ausgang (213) des Gegentaktteilers (T1) angeschlossen ist und zur Umsetzung des Gegentaktsignals (TS1') in ein Eintaktsignal (TS1) ausgebildet ist; – einen ersten Eintaktteiler (T2) mit einem Frequenzteilerverhältnis, der zur Abgabe eines dritten Eintaktsignals (TS2) mit einer dritten Frequenz ausgebildet ist, wobei die dritte Frequenz aus der zweiten Frequenz des eingangsseitig anliegenden Eintaktsignals (TS1) und dem Frequenzteilerverhältnis abgeleitet ist; – einen zweiten Eintaktteiler (T3) mit einem Frequenzteilerverhältnis, der an den Ausgang (14) des ersten Eintaktteilers (T2) angeschlossen ist und zur Abgabe eines vierten Taktsignals mit einer vierten Frequenz (TS3) ausgebildet ist, wobei die vierte Frequenz aus der dritten Frequenz des eingangsseitig anliegenden Eintaktsignals (TS1) und dem Frequenzteilerverhältnis abgeleitet ist; – ein Rückkopplungspfad, der mit dem Ausgang (213) des Gegentaktteilers (T1) und mit den Ausgängen (14, 34) des ersten und des zweiten Eintaktteilers (T2, T3) gekoppelt ist und der eine Auswerteschaltung (32) mit einem ersten Eingang (321) und einem zweiten Eingang (322) umfasst, bei dem der erste Eingang (321) mit dem ersten Eintaktteiler (T2) gekoppelt ist, um dem ersten Eingang (321) der Auswerteschaltung (32) einen zukünftigen Zustand des vom Ausgang (14) des ersten Eintaktteilers (T2) abgreifbaren Taktsignals (TS2) zuzuführen, und der zweite Eingang (322) mit dem zweiten Eintaktteiler (T3) gekoppelt ist, um dem zweiten Eingang (322) einen zukünftigen Zustand des vom Ausgang des zweiten Eintaktteilers (T3) abgreifbaren Taktsignals (TS3) zuzuführen, wobei die Auswerteschaltung (32) zur Abgabe eines Gegentaktsignals bei einem Vorliegen eines vorgegebenen Zustandes der Taktsignale (TS2, TS3) des ersten und zweiten Eintaktteiler (T2, T3) zur Freigabe des Stelleingangs (212) des Gegentaktteilers (T1) ausgebildet ist.
Frequenzteilerschaltung nach Anspruch 1, dadurch gekennzeichnet, dass der vorgegebene Zustand als der Zustand definiert ist, bei dem die an den Ausgängen (14, 34, 44) aller Eintaktteiler (T2, T3, T4) abgreifbaren Taktsignale (TS2, TS3, TS4) einen niedrigen Pegel aufweisen.
Frequenzteilerschaltung nach Anspruch 1, dadurch gekennzeichnet, dass der vorgegebene Zustand als der Zustand definiert ist, bei dem die an den Ausgängen (14, 34, 44) aller Eintaktteiler (T2, T3, T4) abgreifbaren Taktsignale (TS2, TS3, TS4) einen hohen Pegel aufweisen.
Frequenzteilerschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der erste Eintaktteiler (T2) zur Frequenzteilung des eingangsseitig anliegenden Taktsignals (TS1) mit einem durch ein Stellsignal (C1) an einem Stelleingang (212A) einstellbaren Frequenzteilerverhältnis ausgebildet ist, wobei der Rückkopp lungspfad zur Freigabe des Stelleingangs (212A) des ersten Eintaktteilers (T2) bei einem vorgegebenen Zustand der an den Ausgängen (212A, 212B) abgreifbaren Taktsignale (TS2, TS3) des ersten und des zweiten Eintaktteilers (T2, T3) ausgebildet ist.
Frequenzteilerschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der zweite Eintaktteiler (T3) zur Frequenzteilung des eingangsseitig anliegenden Taktsignals (TS2) mit einem durch ein Stellsignal (C2) an einem Stelleingang (212B) einstellbaren Frequenzteilerverhältnis ausgebildet ist, wobei der Rückkopplungspfad zur Freigabe des Stelleingangs (212B) des zweiten Eintaktteilers (T3) bei einem vorgegebenen Zustand des am Ausgang (34) abgreifbaren Taktsignals (TS3) ausgebildet ist.
Frequenzteilerschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass zumindest ein dritter Eintaktteiler (T4) mit einstellbarem Frequenzteilerverhältnis dem Ausgang (34) des zweiten Eintaktteilers (T3) nachgeschaltet ist und ein dritter Eingang (325) der Auswerteschaltung vorgesehen ist, der mit einem Ausgang (44) des zumindest einen dritten Eintaktteilers (T4) gekoppelt ist.
Frequenzteilerschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Eingänge der Auswerteschaltung (32) mit einem Gatter (321, 321A) gekoppelt sind.
Frequenzteilerschaltung nach Anspruch 7, dadurch gekennzeichnet, dass die Auswerteschaltung (32) eine zweite Wandlereinrichtung (25) umfasst, dessen Eingang mit dem Ausgang des Gatters (321, 321A) gekoppelt ist.
Frequenzteilerschaltung nach Anspruch 8, dadurch gekennzeichnet, dass die zweite Wandlereinrichtung (25) über eine Flip-Flopschaltung (323) mit dem Ausgang des Gatters (321, 321A) verbunden ist, wobei ein Takteingang der Flip-Flopschaltung (323) mit der ersten Wandelvorrichtung (24) gekoppelt ist.
Frequenzteilerschaltung nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass das Gatter ein NOR-Gatter (321) oder ein AND-Gatter (321A) mit invertierenden Eingängen umfasst.
Frequenzteilerschaltung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass der Rückkopplungspfad ein UND-Gatter (44) umfasst, dessen erster Eingang (B) mit dem Ausgang (213) des Gegentaktteilers (T1), dessen zweiter Eingang (A) mit dem Auswertemittel (32) und dessen Ausgang mit dem Stelleingang (212) des Gegentaktteilers (T1) gekoppelt ist.
Frequenzteilerschaltung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass der Gegentaktteiler (T1) mit einstellbarem Teilerverhältnis und/oder der erste und/oder der zweite Eintaktteiler (T2, T3) zu einer Unterdrückung einer Umschaltung eines Ausgangspegels des am Ausgang abgreifbaren Taktsignals (TS1, TS2, TS3) für eine halbe Taktperiode eines eingangsseitig anliegenden Taktsignals (CLK, TS1, TS2) in Abhängigkeit des Stellsignals (C0, C1, C2) am Stelleingang (212, 212A, 212B) ausgebildet ist.
Frequenzteilerschaltung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass der erste und/oder der zweite Eintaktteiler (T2, T3) jeweils eine erste Flip-Flopschaltung (F1, F3) und eine zweite Flip-Flopschaltung (F2, F4) umfassen, deren jeweilige Takteingänge an den jeweiligen Eingang des Eintaktteilers (T2, T3) angeschlossen sind, wobei ein Datenausgang (Q) der ersten Flip-Flopschaltung (F2, F4) an einen ersten Eingang (B) eines Gatters (N2, N3) angeschlossen ist und ein zweiter Eingang (A) des Gatters (N2, N3) mit dem Datenausgang (Q) der zweiten Flip-Flopschaltung (F2, F4) verbunden ist, wobei ein Ausgang des Gatters (N2, N3) mit dem Dateneingang (D) der zweiten Flip-Flopschaltung (F2, F4) verbunden und mit dem ersten und/oder zweiten Eingang (321, 322) der Auswerteschaltung (32) gekoppelt ist.
Frequenzteilerschaltung nach Anspruch 13, dadurch gekennzeichnet, dass der Datenausgang (Q) der ersten Flip-Flopschaltung (F1) des ersten Eintaktteilers (T2) und der Ausgang des Gatters (N2) des ersten Eintaktteilers (T2) über ein NAND-Gatter (322) mit dem ersten Eingang der Auswerteschaltung (32) gekoppelt sind.
Frequenzteilerschaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass die Frequenzteilerschaltung (1) als negativ taktflankengesteuerte Frequenzteilerschaltung ausgebildet ist.
Verfahren zur Frequenzteilung in einer Frequenzteilerschaltung (1) mit steuerbarem Frequenzteilerverhältnis, umfassend die Schritte: – Bereitstellen einer Frequenzteilerschaltung (1) mit steuerbarem Frequenzteilerverhältnis; – Anlegen eines Taktsignals (CLK) an einen Eingang (T13) eines Gegentaktteilers (T1) der Frequenzteilerschaltung (1) und Abgeben eines vom Gegentaktteiler geteilten Taktsignals (TS1) mit einer geteilten Frequenz; – Erzeugen eines Rückkoppelsignales durch Auskoppeln eines zukünftigen Zustandes der von einem ersten und zweiten Eintaktteiler (T1, T2) abgegebenen Taktsignale, wobei der zukünftige Zustand zeitlich vor einem vorgegebenen Zustand liegt, wobei der vorgegebene Zustand vom Gegentaktteiler (T1) abgegebenen Taktsignal (TS1) und von den vom ersten und zweiten Eintaktteiler (T1, T2) abgegebenen Taktsignalen (TS2, TS3) abgeleitet ist; – Zurückführen des Rückkoppelsignals für Freigabe eines Stelleingangs (212) des Gegentaktteilers (T1) bei einem Vorliegen des vorgegebenen Zustandes.
Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass der Schritt des Zurückführens die Schritte umfasst: – Invertieren des vom Gegentaktteiler (T1) abgegebenen Taktsignals (CLK); – Freigeben des Stelleingangs (212) des Gegentaktteilers (T1), wenn das Rückkoppelsignal zusammen mit dem invertierten vom Gegentaktteiler abgegebenen Taktsignal (T1) anliegt.
Verfahren nach einem der Ansprüche 16 bis 17, dadurch gekennzeichnet, dass der Schritt des Erzeugens des Rückkoppelsignals die Schritte umfasst: – Erzeugen eines Eintaktrückkoppelsignals bei Auftreten einer Taktflanke des vom Gegentaktteiler (T1) abgegebenen Taktsignals (TS1), bevor die vom ersten und zweiten Eintaktwandler abgegebenen Taktsignale (TS2, TS3) in dem vorgegebenen Zustand vorliegen; – Wandeln des erzeugten Eintaktrückkoppelsignals in ein Gegentaktrückkoppelsignal; – Erzeugen des Rückkoppelsignals bei Auftreten der nächsten gleichen Taktflanke des vom Gegentaktteiler (T1) abgegebenen Taktsignals (TS1).