TW201415799A

TW201415799A - 多除數除頻器

Info

Publication number: TW201415799A
Application number: TW101137944A
Authority: TW
Inventors: rui-bin Chen
Original assignee: Keystone Semiconductor Corp
Priority date: 2012-10-15
Filing date: 2012-10-15
Publication date: 2014-04-16
Also published as: CN103731142A; TWI499211B

Abstract

本發明提供一種多除數除頻器，包含一個或及反向閘、一個第一D型正反器、一個非及閘及一個第二D型正反器。該或及反向閘具有一個第一輸入端、一個第二輸入端、一個第三輸入端及一個輸出端。該或及反向閘的該等端上的信號間的關係如下所示：□，其中，SIN1是該或及反向閘的第一輸入端上的信號，SIN2是該或及反向閘的第二輸入端上的信號，SIN3是該或及反向閘的第三輸入端上的信號，SOUT是該或及反向閘的輸出端上的信號。本發明多除數除頻器可以節省面積。

Description

多除數除頻器

本發明是有關於一種除頻器(frequency divider)，特別是指一種多除數除頻器(multi-modulus frequency divider)。

參閱圖1與圖2，一種習知的除數為二、三或四的多除數除頻器包含一個除數為二或三的多除數除頻器1、一個除數為四的除頻器2，及一個控制電路(圖未示)。在所需的除數為二或三時，透過控制電路從多除數除頻器1得到所需的除頻信號，在所需的除數為四時，透過控制電路從除頻器2得到所需的除頻信號。

多除數除頻器1包括一個第一非及閘(NAND gate)11、一個第一D型正反器(D flip-flop)12、一個第二非及閘13及一個第二D型正反器14。當控制信號在邏輯低準位時，多除數除頻器1的除數為二，此時，所需的除頻信號可以由第一D型正反器12的資料輸出端(Q)及互補資料輸出端()的其中一者提供，且其頻率為時鐘信號的頻率的二分之一。當控制信號在邏輯高準位時，多除數除頻器1的除數為三，此時，所需的除頻信號可以由第一D型正反器12的資料輸出端(Q)、第一D型正反器12的互補資料輸出端()、第二D型正反器14的資料輸出端(Q)及第二D型正反器14的互補資料輸出端()的其中一者提供，且其頻率為時鐘信號的頻率的三分之一。

除頻器2包括一個第三D型正反器(D flip-flop)21及一個第四D型正反器22。所需的除頻信號可以由第四D型正反器22的資料輸出端(Q)及互補資料輸出端(Q)的其中一者提供，且其頻率為時鐘信號的頻率的四分之一。

D型正反器12、14、21、22中的每一者有多種可能的實施態樣，其中一種是串接兩個D型鎖存器(D latch)。當D型正反器12、14中的每一者以兩個串接的D型鎖存器來實現時，D型正反器12的第一個D型鎖存器可以與第一非及閘11合併且一起被簡化，D型正反器14的第一個D型鎖存器可以與第二非及閘13合併且一起被簡化，從而圖1所示的多除數除頻器1變形為圖3所示的多除數除頻器1’。

參閱圖3，多除數除頻器1’包括一個第一鎖存單元16、一個第二鎖存單元17、一個第三鎖存單元18及一個第四鎖存單元19。當時鐘信號及互補時鐘信號的頻率較高時，鎖存單元16~19中的每一者可以改用操作速度較快的電流模式邏輯(current mode logic，CML)架構，從而圖3所示的多除數除頻器1’變形為圖4所示的多除數除頻器1”。

參閱圖4，多除數除頻器1”包括一個第一鎖存單元16’、一個第二鎖存單元17’、一個第三鎖存單元18’及一個第四鎖存單元19’。鎖存單元16’、18’中的每一者的電路如圖5所示。鎖存單元17’、18’中的每一者的電路如圖6所示。

然而，習知的除數為二、三或四的多除數除頻器有面積較大的缺點。

因此，本發明之目的即在提供一種可以改善先前技術缺點的多除數除頻器。

於是，根據本發明的一方面，本發明多除數除頻器包含一個或及反向閘、一個第一D型正反器、一個非及閘及一個第二D型正反器。

該或及反向閘具有一個適用於接收一個第一控制信號的第一輸入端、一個第二輸入端、一個第三輸入端及一個輸出端。該或及反向閘的該等端上的信號間的關係如下所示：，其中，S _IN1是該或及反向閘的第一輸入端上的信號，S _IN2是該或及反向閘的第二輸入端上的信號，S _IN3是該或及反向閘的第三輸入端上的信號，S _OUT是該或及反向閘的輸出端上的信號。

該第一D型正反器具有一個適用於接收一個時鐘信號的時鐘輸入端、一個電連接到該或及反向閘之輸出端的資料輸入端、一個電連接到該或及反向閘之第二輸入端的資料輸出端，及一個互補資料輸出端。

該非及閘具有一個電連接到該第一D型正反器之互補資料輸出端的第一輸入端、一個適用於接收一個第二控制信號的第二輸入端，及一個輸出端。

該第二D型正反器具有一個電連接到該第一D型正反器之時鐘輸入端的時鐘輸入端、一個電連接到該非及閘之輸出端的資料輸入端，及一個電連接到該或及反向閘之第三輸入端的資料輸出端。

而根據本發明的另一方面，本發明多除數除頻器包含一個第一鎖存單元、一個第二鎖存單元、一個第三鎖存單元及一個第四鎖存單元。

該第一鎖存單元具有一個適用於接收一個互補時鐘信號的時鐘輸入端、一個適用於接收一個第一控制信號的第一資料輸入端、一個第二資料輸入端、一個第三資料輸入端、一個資料輸出端及一個互補資料輸出端。該第一鎖存單元的該等端上的信號間的關係如下所示：當該第一鎖存單元的時鐘輸入端上的信號在一個第一邏輯準位時，，，其中，S _D1是該第一鎖存單元的第一資料輸入端上的信號，S _D2是該第一鎖存單元的第二資料輸入端上的信號，S _D3是該第一鎖存單元的第三資料輸入端上的信號，S _Q是該第一鎖存單元的資料輸出端上的信號，是該第一鎖存單元的互補資料輸出端上的信號；當該第一鎖存單元的時鐘輸入端上的信號在一個第二邏輯準位時，該第一鎖存單元的資料輸出端及互補資料輸出端上的信號不改變。

該第二鎖存單元具有一個適用於接收一個時鐘信號的時鐘輸入端、一個電連接到該第一鎖存單元之資料輸出端的資料輸入端、一個電連接到該第一鎖存單元之第二資料輸入端的資料輸出端，及一個互補資料輸出端。該第二鎖存單元的該等端上的信號間的關係如下所示：當該第二鎖存單元的時鐘輸入端上的信號在該第一邏輯準位時，S _Q=S _D，，其中，S _D是該第二鎖存單元的資料輸入端上的信號，S _Q是該第二鎖存單元的資料輸出端上的信號，是該第二鎖存單元的互補資料輸出端上的信號；當該第二鎖存單元的時鐘輸入端上的信號在該第二邏輯準位時，該第二鎖存單元的資料輸出端及互補資料輸出端上的信號不改變。

該第三鎖存單元具有一個電連接到該第一鎖存單元之時鐘輸入端的時鐘輸入端、一個電連接到該第二鎖存單元之互補資料輸出端的第一資料輸入端、一個適用於接收一個第二控制信號的第二資料輸入端、一個資料輸出端及一個互補資料輸出端。該第三鎖存單元的該等端上的信號間的關係如下所示：當該第三鎖存單元的時鐘輸入端上的信號在該第一邏輯準位時，，，其中，S _D1是該第三鎖存單元的第一資料輸入端上的信號，S _D2是該第三鎖存單元的第二資料輸入端上的信號，S _Q是該第三鎖存單元的資料輸出端上的信號，是該第三鎖存單元的互補資料輸出端上的信號；當該第三鎖存單元的時鐘輸入端上的信號在該第二邏輯準位時，該第三鎖存單元的資料輸出端及互補資料輸出端上的信號不改變。

該第四鎖存單元具有一個電連接到該第二鎖存單元之時鐘輸入端的時鐘輸入端、一個電連接到該第三鎖存單元之資料輸出端的資料輸入端，一個電連接到該第一鎖存單元之第三資料輸入端的資料輸出端，及一個互補資料輸出端。該第四鎖存單元的該等端上的信號間的關係如下所示：當該第四鎖存單元的時鐘輸入端上的信號在該第一邏輯準位時，S _Q=S _D，，其中，S _D是該第四鎖存單元的資料輸入端上的信號，S _Q是該第四鎖存單元的資料輸出端上的信號，是該第四鎖存單元的互補資料輸出端上的信號；當該第四鎖存單元的時鐘輸入端上的信號在該第二邏輯準位時，該第四鎖存單元的資料輸出端及互補資料輸出端上的信號不改變。

本發明之功效在於：由於不是利用多個各具有至少一個除數的除頻器來組合出一個具有更多除數的多除數除頻器，因此可以簡化多除數除頻器的電路，進而節省面積。

有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之多個較佳實施例的詳細說明中，將可清楚地呈現。

在本發明被詳細描述之前，要注意的是，在以下的說明內容中，類似的元件是以相同的編號來表示。

第一較佳實施例

參閱圖7，本發明除數為二、三或四的多除數除頻器之第一較佳實施例包含一個或及反向閘(OR-AND-INVERT gate)31、一個第一D型正反器32、一個非及閘33及一個第二D型正反器34。

或及反向閘31具有一個適用於接收一個第一控制信號的第一輸入端、一個第二輸入端、一個第三輸入端及一個輸出端。或及反向閘31的該等端上的信號間的關係如下所示：，其中，S _IN1是或及反向閘31的第一輸入端上的信號，S _IN2是或及反向閘31的第二輸入端上的信號，S _IN3是或及反向閘31的第三輸入端上的信號，S _OUT是或及反向閘31的輸出端上的信號。

第一D型正反器32具有一個適用於接收一個時鐘信號的時鐘輸入端(CK)、一個電連接到或及反向閘31之輸出端的資料輸入端(D)、一個電連接到或及反向閘31之第二輸入端的資料輸出端(Q)，及一個互補資料輸出端()。

非及閘33具有一個電連接到第一D型正反器32之互補資料輸出端()的第一輸入端、一個適用接收一個第二控制信號的第二輸入端，及一個輸出端。

第二D型正反器34具有一個電連接到第一D型正反器32之時鐘輸入端(CK)的時鐘輸入端(CK)、一個電連接到非及閘33之輸出端的資料輸入端(D)、一個電連接到或及反向閘31之第三輸入端的資料輸出端(Q)，及一個互補資料輸出端()。

當第一控制信號在邏輯低準位、第二控制信號在邏輯低準位時，本實施例多除數除頻器的除數為二，此時，所需的除頻信號可以由第一D型正反器32的資料輸出端(Q)及互補資料輸出端()的其中一者提供，且其頻率為時鐘信號的頻率的二分之一。當第一控制信號在邏輯低準位、第二控制信號在邏輯高準位時，本實施例多除數除頻器的除數為三，此時，所需的除頻信號可以由第一D型正反器32的資料輸出端(Q)、第一D型正反器32的互補資料輸出端()、第二D型正反器34的資料輸出端(Q)及第二D型正反器34的互補資料輸出端()的其中一者提供，且其頻率為時鐘信號的頻率的三分之一。當第一控制信號在邏輯高準位、第二控制信號在邏輯高準位時，本實施例多除數除頻器的除數為四，此時，所需的除頻信號可以由第一D型正反器32的資料輸出端(Q)、第一D型正反器32的互補資料輸出端()、第二D型正反器34的資料輸出端(Q)及第二D型正反器34的互補資料輸出端()的其中一者提供，且其頻率為時鐘信號的頻率的四分之一。

值得注意的是，與圖1所示的除數為二或三的多除數除頻器1相比，本實施例除數為二、三或四的多除數除頻器以或及反向閘31取代圖1所示的除數為二或三的多除數除頻器1的第一非及閘11，即能增加一個除數「四」，因此，相較於由圖1所示的除數為二或三的多除數除頻器1及圖2所示的除數為四的除頻器2組合出的習知的除數為二、三或四的多除數除頻器，本實施例除數為二、三或四的多除數除頻器的電路較簡單，從而能節省面積。

第二較佳實施例

參閱圖8，本發明除數為二、三或四的多除數除頻器之第二較佳實施例包含一個第一鎖存單元41、一個第二鎖存單元42、一個第三鎖存單元43及一個第四鎖存單元44。

第一鎖存單元41具有一個適用於接收一個互補時鐘信號的時鐘輸入端(CK)、一個適用於接收一個第一控制信號的第一資料輸入端(D1)、一個第二資料輸入端(D2)、一個第三資料輸入端(D3)、一個資料輸出端(Q)及一個互補資料輸出端()。第一鎖存單元41的該等端上的信號間的關係如下所示：當第一鎖存單元41的時鐘輸入端(CK)上的信號(即互補時鐘信號)在第一邏輯準位(例如邏輯高準位)時，，，其中，S _D1是第一鎖存單元41的第一資料輸入端(D1)上的信號，S _D2是第一鎖存單元41的第二資料輸入端(D2)上的信號，S _D3是第一鎖存單元41的第三資料輸入端(D3)上的信號，S _Q是第一鎖存單元41的資料輸出端(Q)上的信號，是該第一鎖存單元41的互補資料輸出端()上的信號；當第一鎖存單元41的時鐘輸入端(CK)上的信號在第二邏輯準位(例如邏輯低準位)時，第一鎖存單元41的資料輸出端(Q)及互補資料輸出端()上的信號不改變。

第二鎖存單元42具有一個適用於接收一個時鐘信號的時鐘輸入端(CK)、一個電連接到第一鎖存單元41之資料輸出端(Q)的資料輸入端(D)、一個電連接到第一鎖存單元41之第二資料輸入端(D2)的資料輸出端(Q)，及一個互補資料輸出端()。第二鎖存單元42的該等端上的信號間的關係如下所示：當第二鎖存單元42的時鐘輸入端(CK)上的信號(即時鐘信號)在第一邏輯準位時，S _Q=S _D，，其中，S _D是第二鎖存單元42的資料輸入端(D)上的信號，S _Q是第二鎖存單元42的資料輸出端(Q)上的信號，是第二鎖存單元42的互補資料輸出端()上的信號；當第二鎖存單元2的時鐘輸入端(CK)上的信號在第二邏輯準位時，第二鎖存單元42的資料輸出端(Q)及互補資料輸出端()上的信號不改變。

第三鎖存單元43具有一個電連接到第一鎖存單元41之時鐘輸入端(CK)的時鐘輸入端(CK)、一個電連接到第二鎖存單元42之互補資料輸出端()的第一資料輸入端(D1)、一個適用於接收一個第二控制信號的第二資料輸入端(D2)、一個資料輸出端(Q)及一個互補資料輸出端()。第三鎖存單元43的該等端上的信號間的關係如下所示：當第三鎖存單元43的時鐘輸入端(CK)上的信號(即互補時鐘信號)在第一邏輯準位時，，，其中，S _D1是第三鎖存單元43的第一資料輸入端(D1)上的信號， S _{D 2}是第三鎖存單元43的第二資料輸入端(D2)上的信號，S _Q是第三鎖存單元43的資料輸出端(Q)上的信號，是第三鎖存單元43的互補資料輸出端()上的信號；當第三鎖存單元43的時鐘輸入端(CK)上的信號在第二邏輯準位時，第三鎖存單元43的資料輸出端(Q)及互補資料輸出端()上的信號不改變。

第四鎖存單元44具有一個電連接到第二鎖存單元42之時鐘輸入端(CK)的時鐘輸入端(CK)、一個電連接到第三鎖存單元43之資料輸出端(Q)的資料輸入端(D)，一個電連接到第一鎖存單元41之第三資料輸入端(D3)的資料輸出端(Q)，及一個互補資料輸出端()。第四鎖存單元44的該等端上的信號間的關係如下所示：當第四鎖存單元44的時鐘輸入端(CK)上的信號(即時鐘信號)在第一邏輯準位時，S _Q=S _D，，其中，S _D是第四鎖存單元44的資料輸入端(D)上的信號，S _Q是第四鎖存單元44的資料輸出端(Q)上的信號，是第四鎖存單元44的互補資料輸出端()上的信號；當第四鎖存單元44的時鐘輸入端(CK)上的信號在第二邏輯準位時，第四鎖存單元44的資料輸出端(Q)及互補資料輸出端()上的信號不改變。

當第一控制信號在邏輯低準位、第二控制信號在邏輯低準位時，本實施例多除數除頻器的除數為二，此時，所需的除頻信號可以由第二鎖存單元42的資料輸出端(Q)及互補資料輸出端()的其中一者提供，且其頻率為時鐘信號的頻率的二分之一。當第一控制信號在邏輯低準位、第二控制信號在邏輯高準位時，本實施例多除數除頻器的除數為三，此時，所需的除頻信號可以由第二鎖存單元42的資料輸出端(Q)、第二鎖存單元42的互補資料輸出端()、第四鎖存單元44的資料輸出端(Q)及第四鎖存單元44的互補資料輸出端()的其中一者提供，且其頻率為時鐘信號的頻率的三分之一。當第一控制信號在邏輯高準位、第二控制信號在邏輯高準位時，本實施例多除數除頻器的除數為四，此時，所需的除頻信號可以由第二鎖存單元42的資料輸出端(Q)、第二鎖存單元42的互補資料輸出端()、第四鎖存單元44的資料輸出端(Q)及第四鎖存單元44的互補資料輸出端()的其中一者提供，且其頻率為時鐘信號的頻率的四分之一。

值得注意的是，與圖3所示的除數為二或三的多除數除頻器1’相比，本實施例除數為二、三或四的多除數除頻器以第一鎖存單元41的或及反向運算取代圖3所示的除數為二或三的多除數除頻器1’的第一鎖存單元16的非及運算，即能增加一個除數「四」，因此，相較於由圖3所示的除數為二或三的多除數除頻器1’及圖2所示的除數為四的除頻器2組合出的習知的除數為二、三或四的多除數除頻器，本實施例除數為二、三或四的多除數除頻器的電路較簡單，從而能節省面積。

第三較佳實施例

參閱圖9，本發明除數為二、三或四的多除數除頻器之第三較佳實施例與第二較佳實施例相似，但是有以下不同之處。

第一鎖存單元41’還具有一個電連接到第二鎖存單元42’之時鐘輸入端(CK)的互補時鐘輸入端()、一個適用於接收一個第一互補控制信號的第一互補資料輸入端()、一個電連接到第二鎖存單元42’之互補資料輸出端()的第二互補資料輸入端()，及一個電連接到第四鎖存單元44’之互補資料輸出端()的第三互補資料輸入端()。

第二鎖存單元42’還具有一個電連接到第一鎖存單元41’之時鐘輸入端(CK)的互補時鐘輸入端()，及一個電連接到第一鎖存單元41’之互補資料輸出端()的互補資料輸入端()。

第三鎖存單元43’還具有一個電連接到第二鎖存單元42’之時鐘輸入端(CK)的互補時鐘輸入端()、一個電連接到第二鎖存單元42’之資料輸出端(Q)的第一互補資料輸入端()，及一個適用於接收一個第二互補控制信號的第二互補資料輸入端()。

第四鎖存單元44’還具有一個電連接到第一鎖存單元41’之時鐘輸入端(CK)的互補時鐘輸入端()，及一個電連接到第三鎖存單元43’之互補資料輸出端()的互補資料輸入端()。

參閱圖9與圖10，在本實施例中，第一鎖存單元41’包括一個第一電阻411、一個第二電阻412、一個電流源413、一個第一電晶體414、一個第二電晶體415、一個第三電晶體416、一個第四電晶體417、一個第五電晶體418、一個第六電晶體419、一個第七電晶體420、一個第八電晶體421、一個第九電晶體422及一個第十電晶體423。在本實施例中，第一電晶體414至第十電晶體423以N型金氧半場效電晶體來實現。

第一電阻411具有一個作為第一鎖存單元41’之資料輸出端(Q)的連接端。第二電阻412具有一個作為第一鎖存單元41’之互補資料輸出端()的連接端。電流源413具有一個連接端。

第一電晶體414具有一個第一端、一個電連接到電流源413之連接端的第二端，及一個作為第一鎖存單元41’之時鐘輸入端(CK)的控制端。

第二電晶體415具有一個第一端、一個電連接到電流源413之連接端的第二端，及一個作為第一鎖存單元41’之互補時鐘輸入端()的控制端。

串聯的第三電晶體416及第四電晶體417電連接在第二電阻412的連接端及第一電晶體414的第一端間。第三電晶體416具有一個作為第一鎖存單元41’之第一互補資料輸入端()的控制端。第四電晶體417具有一個作為第一鎖存單元41’之第二互補資料輸入端()的控制端。

第五電晶體418具有一個電連接到第一電阻411之連接端的第一端、一個第二端，及一個作為第一鎖存單元41’之第三資料輸入端(D3)的控制端。

第六電晶體419具有一個電連接到第二電阻412之連接端的第一端、一個電連接到第五電晶體418之第二端的第二端，及一個作為第一鎖存單元41’之第三互補資料輸入端()的控制端。

並聯的第七電晶體420及第八電晶體421電連接在第五電晶體418的第二端及第一電晶體414的第一端間。第七電晶體420具有一個作為第一鎖存單元41’之第二資料輸入端(D2)的控制端。第八電晶體421具有一個作為第一鎖存單元41’之第一資料輸入端(D1)的控制端。

第九電晶體422具有一個電連接到第一電阻411之連接端的第一端、一個電連接到第二電晶體415之第一端的第二端，及一個電連接到第二電阻412之連接端的控制端。

第十電晶體423具有一個電連接到第二電阻412之連接端的第一端、一個電連接到第二電晶體415之第一端的第二端，及一個電連接到第一電阻411之連接端的控制端。

在本實施例中，第二鎖存單元42’及第四鎖存單元44’中的每一者的電路如圖6所示，第三鎖存單元43’的電路如圖5所示。

值得注意的是，與圖4~6所示的除數為二或三的多除數除頻器1”相比，本實施例除數為二、三或四的多除數除頻器以第一鎖存單元41’的或及反向運算取代圖4~6所示的除數為二或三的多除數除頻器1”的第一鎖存單元16’的非及運算，只需增加一個電晶體(即第八電晶體421)即能增加一個除數「四」，因此，相較於由圖4~6所示的除數為二或三的多除數除頻器1”及圖2所示的除數為四的除頻器2組合出的習知的除數為二、三或四的多除數除頻器，本實施例除數為二、三或四的多除數除頻器的電路較簡單，從而能節省面積。

綜上所述，由於上述實施例不是利用一個除數為二或三的多除數除頻器及一個除數為四的除頻器來組合出除數為二、三或四的多除數除頻器，所以電路較簡單，導致可以節省面積，故確實能達成本發明之目的。

惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。

1、1’、1”‧‧‧多除數除頻器

11、13‧‧‧非及閘

12、14‧‧‧D型正反器

16~19‧‧‧鎖存單元

16’~19’‧‧‧鎖存單元

2‧‧‧除頻器

21、22‧‧‧D型正反器

31‧‧‧或及反向閘

32、34‧‧‧D型正反器

33‧‧‧非及閘

41~44‧‧‧鎖存單元

41’~44’‧‧‧鎖存單元

411、412‧‧‧電阻

413‧‧‧電流源

414~423‧‧‧電晶體

圖1是一個電路圖，說明一種習知的除數為二、三或四的多除數除頻器所使用的一個除數為二或三的多除數除頻器；圖2是一個電路圖，說明習知的除數為二、三或四的多除數除頻器所使用的一個除數為四的除頻器；圖3是一個電路圖，說明圖1所示的多除數除頻器的一種變形；圖4是一個電路圖，說明圖3所示的多除數除頻器的一種變形；圖5是一個電路圖，說明圖4所示的多除數除頻器所使用的一種鎖存單元；圖6是一個電路圖，說明圖4所示的多除數除頻器所使用的另一種鎖存單元；圖7是一個電路圖，說明本發明多除數除頻器之第一較佳實施例；圖8是一個電路圖，說明本發明多除數除頻器之第二較佳實施例；圖9是一個電路圖，說明本發明多除數除頻器之第三較佳實施例；及圖10是一個電路圖，說明第三較佳實施例所使用的一種鎖存單元。

31‧‧‧或及反向閘

32、34‧‧‧D型正反器

33‧‧‧非及閘

Claims

一種多除數除頻器，包含：一個或及反向閘，具有一個適用於接收一個第一控制信號的第一輸入端、一個第二輸入端、一個第三輸入端及一個輸出端，該或及反向閘的該等端上的信號間的關係如下所示：，其中，S _IN1是該或及反向閘的第一輸入端上的信號，S _IN2是該或及反向閘的第二輸入端上的信號，S _IN3是該或及反向閘的第三輸入端上的信號，S _OUT是該或及反向閘的輸出端上的信號；一個第一D型正反器，具有一個適用於接收一個時鐘信號的時鐘輸入端、一個電連接到該或及反向閘之輸出端的資料輸入端、一個電連接到該或及反向閘之第二輸入端的資料輸出端，及一個互補資料輸出端；一個非及閘，具有一個電連接到該第一D型正反器之互補資料輸出端的第一輸入端、一個適用於接收一個第二控制信號的第二輸入端，及一個輸出端；及一個第二D型正反器，具有一個電連接到該第一D型正反器之時鐘輸入端的時鐘輸入端、一個電連接到該非及閘之輸出端的資料輸入端，及一個電連接到該或及反向閘之第三輸入端的資料輸出端。
一種多除數除頻器，包含：一個第一鎖存單元，具有一個適用於接收一個互補時鐘信號的時鐘輸入端、一個適用於接收一個第一控制信號的第一資料輸入端、一個第二資料輸入端、一個第三資料輸入端、一個資料輸出端及一個互補資料輸出端，該第一鎖存單元的該等端上的信號間的關係如下所示：當該第一鎖存單元的時鐘輸入端上的信號在一個第一邏輯準位時，，，其中，S _D1是該第一鎖存單元的第一資料輸入端上的信號，S _D2是該第一鎖存單元的第二資料輸入端上的信號，S _D3是該第一鎖存單元的第三資料輸入端上的信號，S _Q是該第一鎖存單元的資料輸出端上的信號，是該第一鎖存單元的互補資料輸出端上的信號，當該第一鎖存單元的時鐘輸入端上的信號在一個第二邏輯準位時，該第一鎖存單元的資料輸出端及互補資料輸出端上的信號不改變；一個第二鎖存單元，具有一個適用於接收一個時鐘信號的時鐘輸入端、一個電連接到該第一鎖存單元之資料輸出端的資料輸入端、一個電連接到該第一鎖存單元之第二資料輸入端的資料輸出端，及一個互補資料輸出端，該第二鎖存單元的該等端上的信號間的關係如下所示：當該第二鎖存單元的時鐘輸入端上的信號在該第一邏輯準位時，S _Q=S _D，，其中，S _D是該第二鎖存單元的資料輸入端上的信號，S _Q是該第二鎖存單元的資料輸出端上的信號，是該第二鎖存單元的互補資料輸出端上的信號，當該第二鎖存單元的時鐘輸入端上的信號在該第二邏輯準位時，該第二鎖存單元的資料輸出端及互補資料輸出端上的信號不改變；一個第三鎖存單元，具有一個電連接到該第一鎖存單元之時鐘輸入端的時鐘輸入端、一個電連接到該第二鎖存單元之互補資料輸出端的第一資料輸入端、一個適用於接收一個第二控制信號的第二資料輸入端、一個資料輸出端及一個互補資料輸出端，該第三鎖存單元的該等端上的信號間的關係如下所示：當該第三鎖存單元的時鐘輸入端上的信號在該第一邏輯準位時，，，其中，S _D1是該第三鎖存單元的第一資料輸入端上的信號，S _D2是該第三鎖存單元的第二資料輸入端上的信號，S _Q是該第三鎖存單元的資料輸出端上的信號，是該第三鎖存單元的互補資料輸出端上的信號，當該第三鎖存單元的時鐘輸入端上的信號在該第二邏輯準位時，該第三鎖存單元的資料輸出端及互補資料輸出端上的信號不改變；及一個第四鎖存單元，具有一個電連接到該第二鎖存單元之時鐘輸入端的時鐘輸入端、一個電連接到該第三鎖存單元之資料輸出端的資料輸入端，一個電連接到該第一鎖存單元之第三資料輸入端的資料輸出端，及一個互補資料輸出端，該第四鎖存單元的該等端上的信號間的關係如下所示：當該第四鎖存單元的時鐘輸入端上的信號在該第一邏輯準位時，S _Q=S _D，，其中，S _D是該第四鎖存單元的資料輸入端上的信號，S _Q是該第四鎖存單元的資料輸出端上的信號，是該第四鎖存單元的互補資料輸出端上的信號，當該第四鎖存單元的時鐘輸入端上的信號在該第二邏輯準位時，該第四鎖存單元的資料輸出端及互補資料輸出端上的信號不改變。
依據申請專利範圍第2項所述之多除數除頻器，其中，該第一鎖存單元還具有一個電連接到該第二鎖存單元之時鐘輸入端的互補時鐘輸入端、一個適用於接收一個第一互補控制信號的第一互補資料輸入端、一個電連接到該第二鎖存單元之互補資料輸出端的第二互補資料輸入端，及一個電連接到該第四鎖存單元之互補資料輸出端的第三互補資料輸入端。
依據申請專利範圍第3項所述之多除數除頻器，其中，該第一鎖存單元包括：一個第一電阻，具有一個作為該第一鎖存單元之資料輸出端的連接端；一個第二電阻，具有一個作為該第一鎖存單元之互補資料輸出端的連接端；一個電流源，具有一個連接端；一個第一電晶體，具有一個第一端、一個電連接到該電流源之連接端的第二端，及一個作為該第一鎖存單元之時鐘輸入端的控制端；一個第二電晶體，具有一個第一端、一個電連接到該電流源之連接端的第二端，及一個作為該第一鎖存單元之互補時鐘輸入端的控制端；串聯的一個第三電晶體及一個第四電晶體，電連接在該第二電阻的連接端及該第一電晶體的第一端間，該第三電晶體具有一個作為該第一鎖存單元之第一互補資料輸入端的控制端，該第四電晶體具有一個作為該第一鎖存單元之第二互補資料輸入端的控制端；一個第五電晶體，具有一個電連接到該第一電阻之連接端的第一端、一個第二端，及一個作為該第一鎖存單元之第三資料輸入端的控制端；一個第六電晶體，具有一個電連接到該第二電阻之連接端的第一端、一個電連接到該第五電晶體之第二端的第二端，及一個作為該第一鎖存單元之第三互補資料輸入端的控制端；並聯的一個第七電晶體及一個第八電晶體，電連接在該第五電晶體的第二端及該第一電晶體的第一端間，該第七電晶體具有一個作為該第一鎖存單元之第二資料輸入端的控制端，該第八電晶體具有一個作為該第一鎖存單元之第一資料輸入端的控制端；一個第九電晶體，具有一個電連接到該第一電阻之連接端的第一端、一個電連接到該第二電晶體之第一端的第二端，及一個電連接到該第二電阻之連接端的控制端；及一個第十電晶體，具有一個電連接到該第二電阻之連接端的第一端、一個電連接到該第二電晶體之第一端的第二端，及一個電連接到該第一電阻之連接端的控制端。