TWI385923B - 具有全除數範圍之除頻器結構 - Google Patents

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TWI385923B
TWI385923B TW098119306A TW98119306A TWI385923B TW I385923 B TWI385923 B TW I385923B TW 098119306 A TW098119306 A TW 098119306A TW 98119306 A TW98119306 A TW 98119306A TW I385923 B TWI385923 B TW I385923B
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Description

具有全除數範圍之除頻器結構
本發明係為一種具有全除數範圍之除頻器結構，特別為一種應用於鎖相迴路之具有全除數範圍之除頻器結構。
鎖相迴路(phase-locked loop)之基本原理為利用頻率變動量極低之振盪源作為參考頻率，經由封閉迴路系統之控制作用以驅動頻率可變之元件，使得頻率可變之元件經過除頻器後的輸出頻率可快速且穩定地與振盪源達到同相位與同頻率狀態，例如在無線電通訊中，若信號於傳送過程中發生頻率漂移現象時，接收端之裝置便可利用鎖相迴路調整接收裝置中之頻率，以達到與漂移頻率同相位及同頻率，進而完成相位鎖定。
第1圖係為一種習知鎖相迴路100電路圖。如第1圖所示，習知鎖相迴路100包括：相位頻率偵測器11(phase frequency detector)、電流幫浦12(charge pump)、迴路濾波器13(loop filter)、壓控震盪器14(voltage control oscillator)以及除頻器15(frequency divider)。其中除頻器15之輸入頻率即為壓控震盪器14之輸出頻率Fvco，因此其係為整體鎖相迴路100中最高頻率，所以除頻器15所消耗之功率可高達整體鎖相迴路100總消耗功率的一半以上。此外，除頻器15之除數N係用以提供輸出頻率Fvco作為降頻後與穩定參考頻率進行相位及頻率比較之用途，因此除數N範圍影響著鎖相迴路輸出頻率Fvco之頻率範圍及輸出頻段解析度。
然而現行之2/3除頻器所能提供之除數範圍有限，舉例來說，2/3除頻器所提供之最小除數為2n ，而最大除數則為2n+1 -1，其中n為2/3除頻器之串接個數。所以當串接三個2/3除頻器時，除頻器所提供之除數範圍僅介於8至15之間，並無法提供小於8或大於15的除數。
由於2/3除頻器所提供之除數範圍有限，因此鎖相迴路之輸出頻率需經過複雜的除頻處理後與穩定參考頻率進行相位及頻率比較，才可達到寬頻率範圍輸出的相位鎖定功效。如此不但降低了鎖相迴路之鎖相效能，也增加了鎖相迴路之消耗功率，更使得鎖相迴路輸出之頻段解析度因而降低。
本發明係為一種具有全除數範圍之除頻器結構，其係由複數個2/1除頻器結構串接而成，又每一2/1除頻器可提供除2或除1之除頻處理，因此可藉由改變2/1除頻器之串接個數，以達到涵蓋所有除數之功效。
本發明係為一種具有全除數範圍之除頻器結構，由於2//1除頻器之串接個數可隨需求而改變，因此具有高度模組化之功效。
本發明係為一種具有全除數範圍之除頻器結構，其係由複數個1/2/3除頻器結構串接而成，又每一1/2/3除頻器可提供除1、除2或除3之除頻處理，因此可藉由改變1/2/3除頻器之串接個數，以提供全除數範圍。並且在串接相同個數除頻器結構的全除數除頻器結構下，採用1/2/3除頻器結構將較採用2/1除頻器結構具有多一倍的除數範圍。
本發明係為一種具有全除數範圍之除頻器結構，由於其可提供全除數範圍，因此可減少鎖相迴路中除頻處理之複雜度，進而提高鎖相迴路之鎖相效能及鎖頻解析度。
為達上述功效，本發明提供一種具有全除數範圍之除頻器結構，其係由複數個2/1除頻器結構串接而成，又每一2/1除頻器結構係包括：一第一輸入端，其係用以輸入一第一時脈訊號，且第一時脈訊號係具有一第一頻率；一第一輸出端，其係用以輸出第一時脈訊號完成除頻後之一第二時脈訊號，並且第二時脈訊號係具有一第二頻率；一第二輸入端，其係用以輸入一第一致能訊號；一第二輸出端，其係根據第一時脈訊號、第二時脈訊號及第一致訊號以輸出一第二致能訊號；以及一第三輸入端，其係用以輸入一第一除數訊號，並配合第二致能訊號以決定對第一時脈訊號進行除2或除1之除頻處理。
為達上述功效，本發明又提供一種2/1除頻器結構，其包括：一第一輸入端，其係用以輸入一第一時脈訊號，且第一時脈訊號係具有一第一頻率；一第一輸出端，其係用以輸出第一時脈訊號完成除頻後之一第二時脈訊號，並且第二時脈訊號係具有一第二頻率；一第二輸入端，其係用以輸入一第一致能訊號；一第二輸出端，其係根據第一時脈訊號、第二時脈訊號及第一致訊號以輸出一第二致能訊號；以及一第三輸入端，其係用以輸入一第一除數訊號，並配合第二致能訊號以決定對第一時脈訊號進行除2或除1之除頻處理。
為達上述功效，本發明又提供一種具有全除數範圍之除頻器結構，其係由複數個1/2/3除頻器結構串接而成，又每一1/2/3除頻器結構係包括：一第四輸入端，其係用以輸入一第三時脈訊號，且第三時脈訊號係具有一第三頻率；一第三輸出端，其係用以輸出第三時脈訊號完成除頻後之一第四時脈訊號，並且第四時脈訊號係具有一第四頻率；一第五輸入端，其係用以輸入一第三致能訊號；一第四輸出端，其係根據第三時脈訊號、第四時脈訊號及第三致能訊號以輸出一第四致能訊號；一第六輸入端，其係用以輸入一第二除數訊號；以及一第七輸入端，其係用以輸入一第三除數訊號，並配合第四致能訊號及第二除數訊號以決定對第三時脈訊號進行除1、除2或除3之除頻處理。
為達上述功效，本發明又提供一種1/2/3除頻器結構，其包括：一第四輸入端，其係用以輸入一第三時脈訊號，且第三時脈訊號係具有一第三頻率；第三輸出端，其係用以輸出第三時脈訊號完成除頻後之一第四時脈訊號，並且第四時脈訊號係具有一第四頻率；一第五輸入端，其係用以輸入一第三致能訊號；一第四輸出端，其係根據第三時脈訊號、第四時脈訊號及第三致能訊號以輸出一第四致能訊號；一第六輸入端，其係用以輸入一第二除數訊號；以及一第七輸入端，其係用以輸入一第三除數訊號，並配合第四致能訊號及第二除數訊號以決定對第三時脈訊號進行除1、除2或除3之除頻處理。
藉由本發明的實施，至少可達到下列進步功效：
一、由於利用串接不同個數之2/1除頻器或1/2/3除頻器可達到提供全除數除數範圍之功效，因此可程式化之全除數除頻器具有可模組化之優點。
二、藉由可程式化之全除數除頻器可提供之全除數範圍，因此除數設定具有相當高之彈性，進而達到簡化應用系統控制複雜度之功效。
三、由於全除數除頻器結構採用非同步結構設計，因此具有高速的操作頻率。
為了使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點，因此將在實施方式中詳細敘述本發明之詳細特徵以及優點。
第2圖係為本發明之一種可程式化之全除數除頻器結構200之實施例圖。第3圖係為本發明之一種2/1除頻器結構20之實施例圖。第4圖係為本發明之一種2/1除頻器結構20之電路實施例圖。第5圖係為本發明之一種2/1除頻器結構20之除數模式示意圖。第6圖係為本發明之一種2/1除頻器結構20之除頻應用示意圖。第7圖係為本發明之一種可程式化之全除數除頻器結構200之除頻應用示意圖。第8圖係為本發明之一種可程式化之全除數除頻器結構300之實施例圖。第9圖係為本發明之一種1/2/3除頻器結構30之實施例圖。第10圖係為本發明之一種1/2/3除頻器結構30之電路實施例圖。第11圖係為本發明之一種1/2/3除頻器結構30之除數模式示意圖。第12圖係為本發明之一種1/2/3除頻器結構30之除頻應用示意圖。第13圖係為本發明之一種可程式化之全除數除頻器結構200/300之應用實施例圖。
＜第一實施例＞
如第2圖所示，本實施例係為一種可程式化之全除數除頻器結構200，其係由複數個2/1除頻器結構20相互串接而成，例如：由三個2/1除頻器結構20串接形成，又每一2/1除頻器結構20係包括：一第一輸入端FI；一第一輸出端FO；一第二輸入端MI；一第二輸出端MO；以及一第三輸入端P1。
如第2圖所示，可程式化之全除數除頻器結構200中由左至右分別依序為第一級、第二級與第三級2/1除頻器結構20，其中每一級2/1除頻器結構20之第一輸出端FO係耦接於下一級之第一輸入端FI，而第二輸出端MO則耦接於前一級之第二輸入端MI。
可程式化之全除數除頻器結構200由第一級2/1除頻器結構20之第一輸入端FI接收一第一時脈訊號Fin，經過每一級之2/1除頻器結構20進行除頻處理之後，由最後一級2/1除頻器結構20之第一輸出端FO輸出一第二時脈訊號Fout2 ，而第一時脈訊號Fin與第二時脈訊號Fout2 之頻率比值即為可程式化之全除數除頻器結構200所設定之除數N。
其中每一2/1除頻器結構20係根據第二輸出端之一第二致能訊號Mout-1 、Mout0 、Mout1 以及第三輸入端P1所輸入之一第一除數訊號M10 、M11 、M12 ，用以切換2/1除頻器結構20於除2或除1之除頻處理，詳細切換過程如下所述。
如第3圖所示，第一輸入端FI，其係用以輸入第一時脈訊號Fin，並且第一時脈訊號Fin係具有一第一頻率，而由於全除數除頻器結構200採用非同步結構設計，因此具有高處理效能，進而可容許輸入為高頻之第一頻率，例如：十億赫茲(GHz)等級。
如第4圖所示，2/1除頻器結構20係具有一第一操作模式判斷電路22以及一2/1除頻模式電路21，而第一操作模式判斷電路22包含有一第一正反器221、一第一及閘222及一第二及閘223，其中第一及閘222及一第二及閘223係分別耦接於第一正反器221之訊號輸入端D及訊號輸出端Q。又第一時脈訊號Fin係同時輸入至第一操作模式判斷電路22以及2/1除頻模式電路21之時脈輸入端，用以當作參考時脈。而第一時脈訊號Fin亦可作為第一操作模式判斷電路22中第一正反器221之參考時脈，藉此以負緣或正緣觸發第一正反器221，使得第一操作模式判斷電路22開始進行作動。
如第3圖及第4圖所示，第一輸出端FO，其係用以輸出一第二時脈訊號Fout，而第二時脈訊號Fout為第一時脈訊號Fin完成除頻處理之訊號，並且第二時脈訊號Fout係具有一第二頻率，而第一時脈訊號Fin之第一頻率與第二時脈訊號Fout之第二頻率的比值由2/1除頻器結構20的第二致能訊號Mout及第一除數訊號M1所決定。
如第3圖及第4圖所示，第二輸入端MI，其係用以輸入一第一致能訊號Min，並且第一致能訊號Min係輸入至第一操作模式判斷電路22之第一及閘222。又第一致能訊號Min可以為訊號產生器所產生之固定致能訊號，例如：第一致能訊號Min可為固定為邏輯0或邏輯1。
又如第4圖所示，第二時脈訊號Fout之狀態係以邏輯訊號之形式輸入至第一及閘222，也就是說第一及閘222可同時接收第一致能訊號Min以及第二時脈訊號Fout之狀態。因此當2/1除頻器結構20輸出第二時脈訊號Fout為致能邏輯時，便會輸出此致能邏輯至第一及閘222。相反地，當2/1除頻器結構20輸出第二時脈訊號Fout為非致能邏輯時，第一及閘222則接收到此非致能邏輯。藉此第一及閘222可根據第一致能訊號Min及第二時脈訊號Fout進行計算，並且將計算結果輸入至第一正反器221之訊號輸入端D。而致能邏輯與非致能邏輯之定義並不限定以邏輯1代表致能邏輯與邏輯0代表非致能邏輯，而是可根據實際電路設計而調整。
如第3圖及第4圖所示，第二輸出端MO，其係輸出一第二致能訊號Mout，而第二致能訊號Mout係由第一正反器221之訊號輸出端Q所輸出，因此第二致能訊號Mout為第一正反器221根據訊號輸入端D輸入之訊號運算所產生，也就是由第二時脈訊號Fout及第一致能訊號Min經過第一及閘222與第一正反器221運算後所產生。
如第3圖及第4圖所示，第三輸入端P1，其係用以輸入一第一除數訊號M1，並且第一除數訊號M1係輸入至第一操作模式判斷電路22之第二及閘223，又第一除數訊號M1亦為邏輯訊號形式。
如第4圖所示，由於第二致能訊號Mout亦輸入至第二及閘223中，因此第二及閘223可根據第二致能訊號Mout與第一除數訊號M1以輸出一第一模式控制訊號MOD1至2/1除頻模式電路21中，藉以控制2/1除頻模式電路21切換2/1除頻器結構20對第一輸入端FI所輸入之第一時脈訊號Fin進行除2或除1之除頻處理。
舉例來說，當第一致能訊號Min與第二時脈訊號Fout同時輸入第一及閘222，並且第一致能訊號Min與第二時脈訊號Fout皆為致能邏輯時，第一及閘222便可輸出致能邏輯至第一正反器221之訊號輸入端D中，而第一正反器221在接收到致能邏輯時，訊號輸出端Q則輸出為致能邏輯的第二致能訊號Mout。因此唯有第一致能訊號Min與第二時脈訊號Fout同時為致能邏輯時，第二致能訊號Mout才可為致能邏輯，其餘情況下，第二致能訊號Mout皆為非致能邏輯。
接著當第一除數訊號M1為致能邏輯並且第二致能訊號Mout亦為致能邏輯時，經過第二及閘223之運算所產生之第一模式控制訊號MOD1為除1之模式，以使得2/1除頻器結構20可根據第一模式控制訊號MOD1執行除1之除頻處理，最後由第一輸出端FO輸出第二時脈訊號Fout，其所具有之第二頻率即為第一時脈訊號Fin進行除1後之頻率(如第6圖所示，Fout=Fin/1)。
相反地，當第一除數訊號M1或第二致能訊號Mout其中之一為非致能邏輯時，第二及閘223所產生之第一模式控制訊號MOD1為除2之模式，使得2/1除頻器結構20執行除2之除頻處理，並且同樣地於第一輸出端MO輸出之第二時脈訊號Fout便為第一時脈訊號Fin進行除2後之訊號(如第6圖所示，Fout=Fin/2)。
而上述之第一時脈訊號Fin、第一除數訊號M1、第二時脈訊號Fout、第二致能訊號Mout與2/1除頻器結構20切換除1或除2模式之邏輯關係如第5圖所示。
由於可程式化之全除數除頻器結構200係由複數個2/1除頻器結構20串接而成，因此當第一致能訊號Min2 固定為致能邏輯並且每一級2/1除頻器結構20之第一除數訊號M10 、M11 、M12 為非致能邏輯時，代表每一2/1除頻器結構20皆為除2模式，所以可程式化之全除數除頻器結構200之最大除數N為2n ，其中n為2/1除頻器結構20之串接個數。
而當每一級2/1除頻器結構20之第一致能訊號Min2 、第二致能訊號Mout-1 、Mout0 、Mout1 以及第一除數訊號M10 、M11 、M12 皆為致能邏輯時，則代表每一2/1除頻器結構20皆為除1模式，所以可程式化之全除數除頻器結構200之最小除數N為1，藉此可程式化之全除數除頻器結構200可提供全範圍之除數N，亦即除數範圍涵蓋1到2n ，並且除數N可如以下公式所表示：
N=2n -M0 20 -M1 21 -M2 22 -…-Mn-1 2n-1
其中，M0 、M1 、M2 …Mn-1 係分別代表各級2/1除頻器結構20之第一除數訊號M1，且n為2/1除頻器結構20之串接個數，而第2圖中可程式化之全除數除頻器結構200之可提供之除數N則可以下列公式所表示：
N=23 -M10 20 -M11 21 -M12 22
舉例來說，此處假設致能邏輯為邏輯1而非致能邏輯為邏輯0，如第7圖所示，一個串接有三個2/1除頻器結構20之可程式化之全除數除頻器結構200(如第2圖所示)，其中第一致能訊號Min2 固定輸入邏輯1，而當第一除數訊號M10 、M11 、M12 皆輸入邏輯0時(M10 、M11 、M12 =000)，除數N為8(N=23 )，因此第二時脈訊號Fout2 之第二頻率係為第一時脈訊號Fin之第一頻率除以8之結果。又當第一除數訊號M10 、M11 、M12 輸入分別為邏輯001或011時(M10 、M11 、M12 =001或011)，可程式化之全除數除頻器結構200之除數N為相對應之7(N=23 -20 )或5(N=23 -20 -21 )。
如上所述，藉由改變輸入每一2/1除頻器結構20之第一除數訊號M10 、M11 、M12 ，或是改變可程式化之全除數除頻器結構200中2/1除頻器結構20之串接數目，都可控制可程式化之全除數除頻器結構200以設定不同除數N，藉此提供了高度模組化設計與高彈性除數N設定，進而簡化了應用系統的除頻控制複雜程度。
＜第二實施例＞
如第8圖所示，本實施例係為一種可程式化之全除數除頻器結構300，其係由複數個1/2/3除頻器結構30相互串接而成，例如：由三個1/2/3除頻器結構30串接形成，又每一1/2/3除頻器結構30係包括：一第四輸入端FI’；一第三輸出端FO’；一第五輸入端MI’；一第四輸出端MO’；一第六輸入端P2；以及一第七輸入端P3。
如第8圖所示，可程式化之全除數除頻器結構300中由左至右分別依序為第一級、第二級與第三級1/2/3除頻器結構30，其中每一級1/2/3除頻器結構30之第三輸出端FO’係耦接於下一級之第四輸入端FI’，而第四輸出端MO’則耦接於前一級之第五輸入端MI’。
可程式化之全除數除頻器結構300由第一級1/2/3除頻器結構30之第四輸入端FI’接收一第三時脈訊號Fin’，經過每一級之1/2/3除頻器結構30進行除頻處理之後，由最後一級1/2//3除頻器結構30之第三輸出端FO’輸出一第四時脈訊號Fout’2 ，而第三時脈訊號Fin’與第四時脈訊號Fout’2 之頻率比值由1/2/3除頻器結構30的第四致能訊號Mout’、第二除數訊號M2及第三除數訊號M3所決定。。
其中每一1/2/3除頻器結構30係根據第四輸出端之一第四致能訊號Mout’-1 、Mout’0 、Mout’1 、第六輸入端P2所輸入之一第二除數訊號M20 、M21 、M22 ，以及第七輸入端P3所輸入之一第三除數訊號M30 、M31 、M32 用以切換1/2/3除頻器結構30於除1、除2或除3之除頻處理，詳細切換過程如下所述。
如第9圖所示，第四輸入端FI’，其係用以輸入第三時脈訊號Fin’，並且第三時脈訊號Fin’係具有一第三頻率，而由於全除數除頻器結構300採用非同步結構設計，因此具有高處理效能，進而可容許輸入為高頻之第三頻率，例如：十億赫茲(GHz)等級。
如第10圖所示，1/2/3除頻器結構30係具有一第二操作模式判斷電路32以及一1/2/3除頻模式電路31，而第二操作模式判斷電路32包含有一第二正反器321、一第三及閘322、一第四及閘323及一第五及閘324，其中第三及閘322係耦接於第二正反器321之訊號輸入端D’，而第四及閘323及第五及閘324則耦接於第二正反器321之訊號輸出端Q’。
又第三時脈訊號Fin’係可同時輸入至第二操作模式判斷電路32以及1/2/3除頻模式電路31之時脈輸入端，用以當作1/2/3除頻模式電路31之參考時脈。而第三時脈訊號Fin’亦可作為第二操作模式判斷電路32中第二正反器321之參考時脈，用以負緣或正緣觸發第二正反器321，使得第二操作模式判斷電路32開始進行作動。
如第9圖及第10圖所示，第三輸出端FO’，其係用以輸出一第四時脈訊號Fout’，而第四時脈訊號Fout’為第三時脈訊號Fin’完成除頻處理之訊號，並且第四時脈訊號Fout’係具有一第四頻率，而第三時脈訊號Fin’之第三頻率與第四時脈訊號Fout’之第四頻率的比值即為1/2/3除頻器結構30所設定之除數N。
如第9圖及第10圖所示，第五輸入端MI’，其係用以輸入一第三致能訊號Min’，並且第三致能訊號Min’係輸入至第二操作模式判斷電路32之第三及閘322。又第三致能訊號Min’可以為訊號產生器所產生之固定致能訊號，例如：第三致能訊號Min’可為固定為邏輯0或邏輯1。
如第10圖所示，第四時脈訊號Fout’之狀態係可同時以邏輯訊號之形式輸入至第三及閘322，也就是說第三及閘322可同時接收第三致能訊號Min’以及第四時脈訊號Fout’之狀態。因此當1/2/3除頻器結構30輸出第四時脈訊號Fout’為致能邏輯時，便輸出此致能邏輯至第三及閘322。相反地，當1/2/3除頻器結構30輸出第四時脈訊號Fout’為非致能邏輯時，第三及閘322則接收到此非致能邏輯。藉此第三及閘322可根據第三致能訊號Min’及第四時脈訊號Fout’進行計算，並且將計算結果輸入至第二正反器321之訊號輸入端D’。而致能邏輯與非致能邏輯之定義並不限定以邏輯1代表致能邏輯與邏輯0代表非致能邏輯，而是可根據實際電路設計而調整。
舉例來說，當第三致能訊號Min’與第四時脈訊號Fout’同時輸入第三及閘322，並且第三致能訊號Min’與第四時脈訊號Fout’皆為致能邏輯時，第三及閘322便輸出致能邏輯至第二正反器321之訊號輸入端D’中，而第二正反器321在接收到致能邏輯時，可自訊號輸出端Q’輸出為致能邏輯之第四致能訊號Mout’。由於第三及閘322之設置，因此唯有第三致能訊號Min’與第四時脈訊號Fout’皆為致能邏輯時，第四致能訊號Mout’才可為致能邏輯，其餘情況下，第四致能訊號Mout’皆為非致能邏輯。
如第9圖及第10圖所示，第四輸出端MO’，其係輸出一第四致能訊號Mout’，而第四致能訊號Mout’係由第二正反器321之訊號輸出端Q’所輸出，因此第四致能訊號Mout’為第二正反器321根據訊號輸入端D’輸入之訊號運算所產生，也就是由第三致能訊號Min’及第四時脈訊號Fout’經過第三及閘322與第二正反器321運算後所產生。
如第9圖及第10圖所示，第六輸入端P2，其係輸入一第二除數訊號M2，並且第二除數訊號M2係輸入至第二操作模式判斷電路32之第四及閘323，又第二除數訊號M2亦為邏輯訊號形式。
如第9圖及第10圖所示，第七輸入端P3，其係輸入一第三除數訊號M3，而第三除數訊號M3則輸入至第二操作模式判斷電路32之第五及閘324，並且第三除數訊號M3亦為邏輯訊號形式。
如第10圖所示，由於第四致能訊號Mout’亦輸入至第四及閘323與第五及閘324中，因此第四及閘323可根據第四致能訊號Mout’與第二除數訊號M2，而第五及閘324可根據第四致能訊號Mout’與第三除數訊號M3，分別輸出一第二模式控制訊號MOD2及一第三模式控制訊號MOD3至1/2/3除頻模式電路31中，藉以控制1/2/3除頻模式電路31切換1/2/3除頻器結構30對第四輸入端FI’所輸入之第三時脈訊號Fin’進行除1、除2或除3之除頻處理。
1/2/3除頻模式電路31之運算邏輯及運算結果係分別如第11圖及第12圖所示，此處假設致能邏輯為邏輯1，而非致能邏輯為邏輯0。當第四致能訊號Mout’與第三除數訊號M3為致能邏輯(Mout’‧M3=1)，並且第二除數訊號M2為非致能邏輯時(M2=0)，此時輸出之第二模式控制訊號MOD2與第三模式控制訊號MOD3可切換1/2/3除頻器30至除1之除頻處理，並且由第三輸出端FO’輸出第四時脈訊號Fout’，其所具有之第二頻率即為第三時脈訊號Fin’進行除1後之頻率(Fout’=Fin’)。
而當第四致能訊號Mout’與第二除數訊號M2同時為致能邏輯(Mout’‧M2=1)，並且第三除數訊號M3為非致能邏輯時(M3=0)，可切換時1/2/3除頻器30至除3之除頻處理，並且由第三輸出端FO’輸出第四時脈訊號Fout’，其所具有之第四頻率即為第三時脈訊號Fin’進行除3之除頻處理後之頻率(Fout’=Fin’/3)。
又當第四致能訊號Mout’為非致能邏輯、第二除數訊號M2與第三除數訊號M3皆為非致能邏輯或是第二除數訊號M2與第三除數訊號M3皆為致能邏輯其中之一情況出現時(Mout’=0或M2‧M3=0或M2‧M3=1)，1/2/3除頻模式電路31可切換1/2/3除頻器30至除2模式，使得1/2/3除頻器結構30執行除2之除頻處理，並且同樣地於第三輸出端FO’輸出之第四時脈訊號Fout’便為第三時脈訊號Fin’進行除2後之訊號(Fout’=Fin’/2)。
由於可程式化之全除數除頻器結構300係由複數個1/2/3除頻器結構30串接而成，因此當每一級1/2/3除頻器結構30之第二除數訊號M20 、M21 、M22 固定為非致能邏輯時，代表每一1/2/3除頻器結構30僅可為除2或除1模式，也就是等同於2/1除頻器結構20之除頻功能。
而當每一級1/2/3除頻器結構30之第三除數訊號M30 、M31 、M32 固定為非致能邏輯時，代表每一1/2/3除頻器結構30僅可為除2或除3模式，也就是等於2/3除頻器之除頻功能。
所以可程式化之全除數除頻器結構300之最大除數N可以為2n+1 -1而最小除數N則為1，藉此可程式化之全除數除頻器結構300可提供全範圍之除數N，亦即除數範圍涵蓋1到2n+1 -1，並且除數N可如以下公式所表示：
N=2n +(M’0 -M”0 )20 +(M’1 -M”1 )21 +(M’2 -M”2 )22 +…+(M’n-1 -M”n-1 )2n-1
其中，M’0 、M’1 、M’2 …M’n-1 係分別代表各級1/2/3除頻器結構30之第二除數M2，而M’’0 、M’’1 、M’’2 …M’’n-1 係分別代表各級1/2/3除頻器結構30之第三除數M3，又n為1/2/3除頻器結構30之串接個數。
而第8圖之可程式化之全除數除頻器結構300所提供之除數N則可以下列公式所表示：
N=23 +(M20 -M30 )20 +(M21 -M31 )21 +(M22 -M32 )22
如上所述，藉由改變輸入每一1/2/3除頻器結構30之第二除數訊號M20 、M21 、M22 或是第三除數訊號M30 、M31 、M32 ，或是改變可程式化之全除數除頻器結構300中1/2/3除頻器結構30之串接數目，都可控制可程式化之全除數除頻器結構300以設定不同除數N，藉此提供了高度模組化設計與高彈性除數N設定，進而簡化了應用系統的控制複雜程度。
如第13圖所示，當可程式化之全除數除頻器結構200/300應用於鎖相迴路100’中時，第二時脈訊號Fout或第四時脈訊號Fout’將輸入至相位頻率偵測器11，以便與參考頻率Freq進行相位及頻率比較，而由於鎖相迴路100’具有負迴授之特性，因此最終目的為使參考頻率Freq等於第二時脈訊號Fout之第二頻率或第四時脈訊號Fout’之第四頻率。而由於可程式化之全除數除頻器結構200/300具有全範圍除數N之特性，藉此可得到更大範圍的頻率除數，進而使得鎖相迴路具有多頻段(multi-band)輸出功能。
又可程式化之全除數除頻器結構200可採用模組化及非同步電路設計，所以電路面積相當小，同時也可達到高速、低成本及低功率消耗之優勢，並且具有全擺幅(full swing)特性，使得進一步擴大了可程式化之全除數除頻器結構200之應用範圍，例如：中央處理單元(CPU)、數位信號處理器(DSP)、無線網路、藍芽…等。
惟上述各實施例係用以說明本發明之特點，其目的在使熟習該技術者能瞭解本發明之內容並據以實施，而非限定本發明之專利範圍，故凡其他未脫離本發明所揭示之精神而完成之等效修飾或修改，仍應包含在以下所述之申請專利範圍中。
100’、100．．．鎖相迴路
11．．．相位頻率偵測器
12．．．電流幫浦
13．．．迴路濾波器
14．．．壓控震盪器
15．．．除頻器
Freq．．．參考頻率
Fvco．．．輸出頻率
200、300．．．可程式化之全除數除頻器結構
20．．．2/1除頻器結構
21．．．2/1除頻模式電路
22．．．第一操作模式判斷電路
221．．．第一正反器
222．．．第一及閘
223．．．第二及閘
30．．．1/2/3除頻器結構
31．．．1/2/3除頻模式電路
32．．．第二操作模式判斷電路
321．．．第二正反器
322．．．第三及閘
323．．．第四及閘
324．．．第五及閘
FI．．．第一輸入端
MI．．．第二輸入端
P1．．．第三輸入端
FI’．．．第四輸入端
MI’．．．第五輸入端
P2．．．第六輸入端
P3．．．第七輸入端
D、D’．．．訊號輸入端
FO．．．第一輸出端
MO．．．第二輸出端
FO’．．．第三輸出端
MO’．．．第四輸出端
Q、Q’．．．訊號輸出端
Fin．．．第一時脈訊號
Fout、Fout0 、Fout1 、Fout2 ．．．第二時脈訊號
Fin’．．．第三時脈訊號
Fout’、Fout’0 、Fout’1 、Fout’2 ．．．第四時脈訊號
M1、M10 、M11 、M12 ．．．第一除數訊號
M2、M20 、M21 、M22 ．．．第二除數訊號
M3、M30 、M31 、M32 ．．．第三除數訊號
Min、Min2 ．．．第一致能訊號
Mout、Mout1 、Mout0 、Mout-1 ．．．第二致能訊號
Min’、Min’2 ．．．第三致能訊號
Mout’、Mout’1 、Mout’0 、Mout’-1 ．．．第四致能訊號
MOD1．．．第一模式控制訊號
MOD2．．．第二模式控制訊號
MOD3．．．第三模式控制訊號
N．．．除數
第1圖係為一種習知鎖相迴路電路圖。
第2圖係為本發明之一種可程式化之全除數除頻器結構之實施例圖。
第3圖係為本發明之一種2/1除頻器結構之實施例圖。
第4圖係為本發明之一種2/1除頻器結構之方塊電路實施例圖。
第5圖係為本發明之一種2/1除頻器結構之除數模式示意圖。
第6圖係為本發明之一種2/1除頻器結構之應用示意圖。
第7圖係為本發明之一種可程式化之全除數除頻器結構之應用示意圖。
第8圖係為本發明之一種可程式化之全除數除頻器結構之實施例圖。
第9圖係為本發明之一種1/2/3除頻器結構之實施例圖。
第10圖係為本發明之一種1/2/3除頻器結構之電路實施例圖。
第11圖係為本發明之一種1/2/3除頻器結構30之除數模式示意圖。
第12圖係為本發明之一種1/2/3除頻器結構之除頻應用示意圖。
第13圖係為本發明之一種可程式化之全除數除頻器結構之應用實施例圖。
200．．．可程式化之全除數除頻器結構
20．．．2/1除頻器結構
FI．．．第一輸入端
MI．．．第二輸入端
P1．．．第三輸入端
FO．．．第一輸出端
MO．．．第二輸出端
Fin．．．第一時脈訊號
Min2 ．．．第一致能訊號
M10 、M11 、M12 ．．．第一除數訊號
Fout0 、Fout1 、Fout2 ．．．第二時脈訊號
Mout1 、Mout0 、Mout-1 ．．．第二致能訊號

Claims (8)

  1. 一種具有全除數範圍之除頻器結構，其係由複數個2/1除頻器結構串接而成，又每一該2/1除頻器結構係包括：一第一輸入端，其係用以輸入一第一時脈訊號，且該第一時脈訊號係具有一第一頻率；一第一輸出端，其係用以輸出該第一時脈訊號完成除頻後之一第二時脈訊號，並且該第二時脈訊號係具有一第二頻率；一第二輸入端，其係用以輸入一第一致能訊號；一第二輸出端，其係根據該第一時脈訊號、該第二時脈訊號及該第一致訊號以輸出一第二致能訊號；以及一第三輸入端，其係用以輸入一第一除數訊號，並配合該第二致能訊號以決定對該第一時脈訊號進行除2或除1之除頻處理。
  2. 如申請專利範圍第1項所述之除頻器結構，其用以執行下列步驟：當該第二致能訊號與該第一除數訊號皆為致能邏輯時，該第一輸出端輸出之該第二時脈訊號，其為該第一時脈訊號除1；以及當該第二致能訊號或該第一除數訊號其中之一為非致能邏輯時，該第一輸出端輸出之該第二時脈訊號，其為該第一時脈訊號除2。
  3. 一種2/1除頻器結構，其包括：一第一輸入端，其係用以輸入一第一時脈訊號，且該第一時脈訊號係具有一第一頻率；一第一輸出端，其係用以輸出該第一時脈訊號完成除頻後之一第二時脈訊號，並且該第二時脈訊號係具有一第二頻率；一第二輸入端，其係用以輸入一第一致能訊號；一第二輸出端，其係根據該第一時脈訊號、該第二時脈訊號及該第一致訊號以輸出一第二致能訊號；以及一第三輸入端，其係用以輸入一第一除數訊號，並配合該第二致能訊號以決定對該第一時脈訊號進行除2或除1之除頻處理。
  4. 如申請專利範圍第3項所述之2/1除頻器結構，其用以執行下列步驟：當該第二致能訊號與該第一除數訊號皆為致能邏輯時，該第一輸出端輸出之該第二時脈訊號，其為該第一時脈訊號除1；以及當該第二致能訊號或該第一除數訊號其中之一為非致能邏輯時，該第一輸出端輸出之該第二時脈訊號，其為該第一時脈訊號除2。
  5. 一種具有全除數範圍之除頻器結構，其係由複數個1/2/3除頻器結構串接而成，又每一該1/2/3除頻器結構係包括：一第四輸入端，其係用以輸入一第三時脈訊號，且該第三時脈訊號係具有一第三頻率；一第三輸出端，其係用以輸出該第三時脈訊號完成除頻後之一第四時脈訊號，並且該第四時脈訊號係具有一第四頻率；一第五輸入端，其係用以輸入一第三致能訊號；一第四輸出端，其係根據該第三時脈訊號、該第四時脈訊號及該第三致能訊號以輸出一第四致能訊號；一第六輸入端，其係用以輸入一第二除數訊號；以及一第七輸入端，其係用以輸入一第三除數訊號，並配合該第四致能訊號及該第二除數訊號以決定對該第三時脈訊號進行除1、除2或除3之除頻處理。
  6. 如申請專利範圍第5項所述之除頻器結構，其用以執行下列步驟：當該第四致能訊號及該第三除數訊號為致能邏輯，且該第二除數訊號為非致能邏輯時，該第三輸出端輸出之該第四時脈訊號，其為該第三時脈訊號除1；當該第四致能訊號及該第二除數訊號為致能邏輯，且該第三除數訊號為非致能邏輯時，該第三輸出端輸出之該第四時脈訊號，其為該第三時脈訊號除3；以及當該第四致能訊號為非致能邏輯、該第二除數訊號與該第三除數訊號為非致能邏輯或是該第二除數訊號與該第三除數訊號為致能邏輯其中之一情況出現時，該第三輸出端輸出之該第四時脈訊號，其為該第三時脈訊號除2。
  7. 一種1/2/3除頻器結構，其包括：一第四輸入端，其係用以輸入一第三時脈訊號，且該第三時脈訊號係具有一第三頻率；一第三輸出端，其係用以輸出該第三時脈訊號完成除頻後之一第四時脈訊號，並且該第四時脈訊號係具有一第四頻率；一第五輸入端，其係用以輸入一第三致能訊號；一第四輸出端，其係根據該第三時脈訊號、該第四時脈訊號及該第三致能訊號以輸出一第四致能訊號；一第六輸入端，其係用以輸入一第二除數訊號；以及一第七輸入端，其係用以輸入一第三除數訊號，並配合該第四致能訊號及該第二除數訊號以決定對該第三時脈訊號進行除1、除2或除3之除頻處理。
  8. 如申請專利範圍第7項所述之1/2/3除頻器結構，其用以執行下列步驟：當該第四致能訊號及該第三除數訊號為致能邏輯，且該第二除數訊號為非致能邏輯時，該第三輸出端輸出之該第四時脈訊號，其為該第三時脈訊號除1；當該第四致能訊號及該第二除數訊號為致能邏輯，且該第三除數訊號為非致能邏輯時，該第三輸出端輸出之該第四時脈訊號，其為該第三時脈訊號除3；以及當該第四致能訊號為非致能邏輯、該第二除數訊號與該第三除數訊號為非致能邏輯或是該第二除數訊號與該第三除數訊號為致能邏輯其中之一情況出現時，該第三輸出端輸出之該第四時脈訊號，其為該第三時脈訊號除2。
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