JP2008545320A - 他ビットのプログラマブル分周器 - Google Patents
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Abstract
他ビットで、プログラマブルな、モジュール式デジタル分周器は、入力周波数をmビットの整数除数で除算し、出力周波数を生成する。整数除数は各出力クロックの終了時に、除数入力によって、フリップフロップ段の数mを再初期化する。各除数ビットは、クロック出力によって制御されるそれぞれのデータマルチプレクサを通じて、D入力へとゲートされる。実行/初期化モードコントローラは入力周波数を受信し、除算された出力周波数を生成し、再初期化のタイミングを制御する。
Description
本発明は電子デジタル回路、特に、他ビットのプログラマブル分周器に関する。
デジタル分周器は、コンピュータ及び通信回路において使用され、基準発振器からの様々な用途のクロックを合成する。デジタル分周器は、クロック信号“cki”を入力として受け、新しいクロック信号“cko”を出力する。ckoの周波数は、ckiの周波数をある整数で除算したものである。このような分周器は、固定除数divide−by−nとして、又はプログラマブル除数divide−by−mとして論理回路にて実装できる。
同期タイプの分周器及びカウンタは、全てのメモリ素子を1つのクロックで並列にクロックする。プログラマブルデジタル分周器は、有限状態マシン(FSM)、例えばペンと紙によって、又はシノプシス社のDesign Compilerのような論理合成ツールを用いて実装できる。直接デジタル合成(DDS)はその他の方法であり、入力ckiによってクロックされる累算器を使用する。各入力クロックサイクルの間、この累算器は固定整数Pをその内容に加える。数Pは、各N個の入力クロックサイクルの終了時に、累算器がオーバーフローするように選択できる。従って、このオーバーフロー出力は、分周器の出力“cko”として機能する。
非同期タイプの分周器及びカウンタは、クロックを用いて、一連のフリップフロップの第1段のフリップフロップをトリガし、そして、先行する段のフリップフロップのQ出力を用いて、後続段のフリップフロップをクロックする。例えば、リップルカウンタ、10進カウンタ、及びアップ−ダウンカウンタは非同期技術を用いる。
従来の直列入力、並列ロードカウンタは、次の入力クロックで非同期に新たなカウンタ値をロードする、別個のロード制御端を有している。完全な出力サイクルは保証されないため、出力周波数は結果として揺らぎ得る。
簡潔には、本発明の実施形態である他ビットの、プログラマブルな、モジュール式デジタル分周器は、入力周波数を、mビットの整数除数で除算し、出力周波数を生成する。この整数除数は、各出力クロックの終了時の除数入力によって、フリップフロップ段の数mを再初期化する。各除数ビットは、クロック出力によって制御されるそれぞれのデータマルチプレクサを通じ、D入力端子へとゲートされる。実行/初期化モードコントローラは、入力周波数を受け、除算された出力周波数を生成し、再初期化のタイミングを制御する。
本発明の利点は、プログラマブルデジタル分周器を提供することにある。
本発明の他の利点は、任意の整数除数入力に対し、50%のデューティサイクル出力を備えるデジタル分周器を提供することにある。
さらに、本発明の他の利点は、m個のモジュール式段を備える、mビットへと拡張できる分周器を提供することにある。
本発明の上記及び他の課題、特徴及び利点は、以下の、本発明の特定実施例の詳細な記載を考慮することにより、特に添付図面と併せることによって、明らかとなるだろう。
図1は、本発明の実施形態である、3ビットのプログラマブル分周器を示し、ここで全体を参照符号100にて総称する。分周器100はクロック入力“cki”、クロック出力“cko”、並びにMビット分周器入力d2、d1及びd0を有する。より多くの除数ビットによって、2〜2Mの範囲で整数除数が提供でき、例えば6ビットの除数ビットは、2〜64の整数除数を提供する。
分周器100は直接的な除数の符号化を用い、例えば3ビットの分周器100に対する2進の除数ビットは、プログラマブル入力“d2、d1、及びd0”となる。より多くのビットによってより大きな除数が可能となる。当業者にとって、どのように図1の分周器100を拡張して、より多くの計算段を備える、より多くの除数ビットに適応させるかは、明らかである。
分周器100は、インバータ101〜105、ORゲート106〜17、マルチプレクサ108〜113、及び3つのメモリビット素子であるDタイプフリップフロップ114〜117を備える、PMOS、NMOS、又はCMOS技術のデジタル論理回路として実装する。マルチプレクサのデータ入力を“D0”及び“D1”とラベル付けする。データ入力選択信号は“S0”であり、データ出力は“Z”である。従って、S0=0に対してZ=D0、S0=1に対してZ=D1である。Dタイプフリップフロップ114〜117の場合、CPの立ち上がりエッジでは、D=1に対してQN=0、D=0に対してQN=1である。
入力クロック“cki”はインバータ105の入力につながり、Dタイプフリップフロップ114をクロックする。出力クロック“cko”はインバータ104からバッファされ、Dタイプフリップフロップ114のQ出力によって生成される。d2、d1、及びd0の3ビットの除数入力はインバータ101〜103によってバッファされ、それぞれマルチプレクサ(MXDO)108、(MXDI)110、及び(MXD2)112のデータ入力“D0”につながる。
ckoの論理状態に依存して、3ビットのメモリ素子であるDタイプフリップフロップ114〜117は、cko=1である“実行”モード、又はcko=0である“初期化”モードのどちらかで動作する。例えば、“実行”モードでは、これらはリップルダウンカウンタのように動作する。FF0(115)はckiによってクロックされ、FF1(116)はFF0(115)の出力によってクロックされ、FF2(117)はFF1(116)の出力によってクロックされる。結果的に、これらは全部で3つのQ出力が零、例えばq0=q1=q2=0となるようにリップルカウント(ripple count)する。そして、“初期化”モードに入る。
次の“cki”の立ち下りエッジでは、FFN114からの“qn”は論理1に立ち上がりし、全マルチプレクサ108〜113の“S0”入力における“cko”は論理0に降下する。そして、これらのマルチプレクサは全て、除数入力d0、d1、及びd2をフリップフロップ115〜117のD入力へと経路指定する。後続の“cki”の立ち上がりエッジの際、データ入力はデータ出力にラッチされ、例えばq0=d0、q1=d1、及びq2=d2となる。
全ての除数入力ビットが零になることは禁じられているため、少なくとも1つのビットは論理1である。3つのd0〜d2ビットの論理ORは、常に論理1を、ORゲート107の出力で生成する。これはORゲート106を経て波及し、FFN114のD入力を論理1にする。後続の“cki”の立ち下りエッジの際、FFN114からのqnは論理0に戻り、“cko”は論理1に戻る。FF0〜FF2のメモリ素子フリップフロップ115〜117は、“実行”モードに戻り、これらはロードされた最新の除数をリップルカウントすることが出来る。
“実行”モード期間は、3つの除数入力ビットの状態に依存して、少なくとも1つの入力クロックサイクル、及び最大で7つの入力クロックサイクルに対して動作する。
図2は、除数divide−by−3(d2=0、d1=1、d0=0)にプログラムされた分周器100に対する一組の信号波形200を表す。
3ビットのプログラマブル分周器をMビットに拡張することは容易である。追加ビットk毎に、DタイプフリップフロップFFk、クロックマルチプレクサMXCk、データマルチプレクサMXDk、インバータIdk、及びORゲートORQkを含む段が追加される。
図3は、本発明の実施形態である、代表的な、3ビットの完全なモジュール式の分周器を表し、ここで全体を参照符号300にて総称する。モジュール型分周器300は、Dタイプフリップフロップ(FFN)302、入力クロック“cki”を受信するインバータ304、及びORゲート306を備える。Q出力(qn)は出力クロック“cko”を供給するインバータ308につながる。
第1のモジュール310は2つの1ビットマルチプレクサ(MXD0)311及び(MXCO)312を含む。これらのZ出力はそれぞれDタイプフリップフロップ313のD入力及びクロック入力につながる。Q出力(q0)は、もしあれば、次の段へのカウント信号を供給する。NORゲート314は最終カウント信号(fc0)を供給する。除数ビット入力(d0)は、マルチプレクサ311のD0入力の逆数(f0)を出力する、インバータ315につながる。マルチプレクサによって用いられる “cki”及び“cko”信号入力の過剰なローディングを防ぐため、これらを次のモジュールに渡す前にバッファする。バッファ316は“cki”を受け取り、“cki_buf0”を次のモジュールに送り出す。バッファ317は“cko”を受け取り、“cko_buf0”を次の段に送り出す。
第2のモジュール320はモジュール310と同一であり、2つの1ビットマルチプレクサ(MXD1)321及び(MXC1)322を含む。これらのZ出力はそれぞれDタイプフリップフロップ(FF1)323のD入力及びクロック入力につながる。Q出力(q1)は、もしあれば、自身のカウントを次の段に供給する。ORゲート324は最終カウント信号(fc1)を供給する。除数ビット入力(d1)は、マルチプレクサ321のD0入力の逆数(f1)を出力する、インバータ325につながる。バッファ326は先行するモジュールから“cki_buf0”を受け取り、次のモジュールに対し“cki_buf1”を生成する。バッファ327は“cko_buf0”を受け取り、次のモジュールへ“cko_buf1”を送り出す。
第3のモジュール330はモジュール310及び320と同一であり、2つの1ビットマルチプレクサ(MXD2)331及び(MXC2)332を含む。これらのZ出力はそれぞれDタイプフリップフロップ(FF2)333のD入力及びクロック入力につながる。Q出力(q2)は、もしあれば、次の段にカウントを供給する。ORゲート334は、ORゲート336及びFFN302に、リップルダウンする最終カウント信号(fc2)を供給する。除数ビット入力(d2)は、マルチプレクサ331のD0入力の逆数(f2)を出力する、インバータ335につながる。バッファ336は先行するモジュールから“cki_buf1”を受け取り、“cki_buf2”を任意の後続モジュールに対し送り出す。バッファ337は同様に先行するモジュール320から“cko_buf1”を受け取り、“cko_buf2”を送り出す。
“cki”及び“cko”信号が各段でバッファされない場合、分周器の拡張、例えば6ビットへの拡張は、基となる分周器のファンアウト制限を超過することになる。しかし、大型の構成用に常に十分に大きなバッファを含む場合には、これらは小型の構成の場合に比べ不必要に電力を消費することになる。各Mビットの構成は、従って、性能と電力消費との最適なバランスを見い出すために最適化を図る必要がある。
値Mに依存しないロードを達成するため、2つのインバータを各ビットブロックに加える。このモジュール式構成における各信号は分周器中のビットブロックの数に無関係のロードを有する。このようなモジュール式構成によって、設計者はトランジスタにおける単一のビットブロック及びレイアウトレベルの最適化が可能になり、そして簡易にM個のビットブロックをつないでMビットのプログラマブル分周器を形成することが出来る。
図4は、本発明の実施形態である、代表的な、3ビットの完全なモジュール式の分周器を表し、ここで全体を参照符号400にて総称する。これは分周器300の性能は改善するが、代償として2つの種類のモジュール、奇数タイプと偶数タイプとが必要となる。モジュール式ドライバ400は、Dタイプフリップフロップ(FFN)402、入力クロック“cki”を受信するインバータ404、及びNANDゲート406を備える。Q出力(qn)は、出力クロック“cko”を供給するインバータ408につながる。
第1のモジュール410は偶数ビットタイプであり、2つの1ビットマルチプレクサ(MXDO)411及び(MXCO)412を含む。これらのZ出力はそれぞれDタイプフリップフロップ413のD入力及びクロック入力につながる。Q出力(q0)は、もしあれば、次の段にカウント信号を供給する。NORゲート414は最終カウント信号(fc0)を供給する。除数ビット入力(d0)は、マルチプレクサ411のD0入力の逆数(f0)を出力する、インバータ415につながる。インバータ416は“cki”を受け取り、マルチプレクサ412のデータ入力(D0、D1)に対して“cki_buf0”を生成する。インバータ417及び418は“cko”を受け取り、両マルチプレクサのセレクタ入力(S0)に対して“cko_buf0i”を生成する。
第2のモジュール420は、2つの1ビットマルチプレクサ(MXD1)421及び(MXC1)422を含む、奇数ビットタイプである。これらのZ出力はそれぞれDタイプフリップフロップ(FF1)423のD入力及びクロック入力につながる。Q出力(q1)は、もしあれば、次の段にカウント信号を供給する。NANDゲート424は最終カウント信号(fc1)を供給する。除数ビット入力(d1)は、マルチプレクサ421のD0入力の逆数(f1)を出力する、インバータ425につながる。インバータ426は“cki_buf0”を受け取り、マルチプレクサ422のデータ入力(D0)に対して“cki_buf1”を生成する。インバータ427は“cko_buf0”を受け取り、両マルチプレクサ421及び422のセレクタ入力(S0)に対して“cko_buf1”を生成する。
第3のモジュール430も偶数ビットタイプであり、2つの1ビットマルチプレクサ(MXD2)431及び(MXC2)432を含む。これらのZ出力はそれぞれDタイプフリップフロップ(FF2)433のD入力及びクロック入力につながる。Q出力(q2)は、もしあれば、次の段にカウント信号を供給する。NORゲート434は最終カウント信号(fc2)を供給する。除数ビット入力(d2)は、マルチプレクサ431のD0入力の逆数(f2)を出力する、インバータ435につながる。インバータ436は“cki_buf1”を受け取り、マルチプレクサ432のデータ入力(D0)に対して“cki_buf2”を生成する。インバータ437及び438は先行する段420から“cko_buf1”を受け取り、両マルチプレクサ431及び432のセレクタ入力(S0)に対して“cko_buf2i”を生成する。
追加的な除数ビットは、図4の例に示すような、追加的な奇数及び偶数タイプのモジュール式ビットブロックを加えることによって、調整できる。fc2、fc1、fc0を通るFFN402のD入力への累積伝播遅延が問題にならない場合には、奇数ビット又は偶数ビットのタイプにかかわらず、全ての段を同一にすることもできる。そうでなければ、特定のデジタル論理半導体技術が論理ゲート406、414、424及び434に用いられる。
分周器400は、異なる奇数及び偶数タイプのモジュール式ビットブロックを使いて、全体の伝播遅延を減少させる。NORゲート414、434は、偶数ビットブロックで使用され、NANDゲート424は、奇数ビットブロックで使用される。CMOS技術では、ORゲートは2つの反転段を使用するため、2つの伝播遅延が課せされる。NOR及びNANDゲートは単一の反転段のみを備えるCMOSにて実装できる。結果的に、FFN402のq0とD入力との間の伝播遅延は半分に削減されるため、プログラマブルな除算に対して、非常に高い“cki”入力周波数を容認することができる。
分周器100、300及び400の“cko”出力は、50%のデューティサイクルにはならない。50%のデューティサイクル出力が重要である場合には、図5の分周器500がその解を表す。
図5に、本発明の実施形態である、50%のデューティサイクルの3ビットのプログラマブル分周器を示し、ここで全体を参照符号500にて総称する。任意の除数入力d0、d1、d2に対し、分周器500は常に、R−Sフリップフロップ502の出力から、50/50デューティサイクルを備える“cko50”を生成する。
分周器500はさらに、Dタイプフリップフロップ504〜408、1ビットデータマルチプレクサ510〜516、ORゲート518〜521、NANDゲート522、XORゲート524〜527、ANDゲート528〜530、及びインバータ532〜537を備える。
FFN505の“qn”出力はネゲートされて、インバータ537によりバッファされ、50%ではないデューティサイクル“cko”を生成する。これは、FF0(506)、FF1(507)、及びFF2(508)の周りをグループ化した3つのカウンタ段の実行/初期化モードを制御する。マルチプレクサMXD0(511)、MXC0(512)、MXD1(513)、MXC1(514)、MXD2(515)、及びMXC2(516)はトグルされ、次のクロックでのフリップフロップ506〜508への除数d0〜d2(f1〜f2)の読み込みか、又は先行する段からのオーバーフローカウントを可能にする。
“cko”信号は正確な出力周波数の除算値を有すが、必ずしも所望の50%デューティサイクルではない。よって、NANDゲート522、XORゲート524〜527、及びANDゲート528〜530によって形成される論理回路を、d0〜d2入力と組み合わせて使用し、R−Sラッチ502がいつトグルをクリアすべきかを決定する。“cko”信号、及びその反転形式“qn”、はマルチプレクサ510及びフリップフロップ504によって使用され、R―Sラッチ502をd0の状態によって設定する。他の組合わせ論理回路を使用して、同一の結果、例えば50%のデューティサイクル“cko50”を実現することも出来る。
図5を精査することにより、分周器500の拡張構成は、当業者にとって明らかである。分周器500実際上に任意のmビットの除数を扱うように拡張することが出来る。
図6は分周器500のプロトタイプ実装のテストにて主要な点で得られたいくつかの波形を示し、“cko50”は50%のデューティサイクルを備える出力を表す。
本発明の特定の実施形態を例示して記載したが、これらは本発明を限定するものではない。変更及び変形が当業者にとって明らかとなることは疑いの余地がなく、本発明は添付の特許請求の範囲によってのみ限定されることを意図している。
Claims (6)
- 入力周波数をmビットの整数除数によって除算し、除算された出力周波数を生成する、他ビットの、プログラマブルな、モジュール式デジタル分周器であって、
フリップフロップ段の数mは、各出力クロックが完了する際の除数入力によって再初期化され、
各除数ビットは、クロック出力によって制御されるそれぞれのデータマルチプレクサを通じて、メモリ素子へとゲートされ、
実行/初期化モードコントローラが備えられ、前記入力周波数を受信し、除算された出力周波数を生成し、前記再初期化のタイミングを制御することを特徴とする、分周器。 - 他ビットの、プログラマブル分周器であって:
分周器クロック入力を有し、分周器クロック出力を生成する実行/初期化モードコントローラと;
リング状に構成され、それぞれがクロック入力、D入力、及びQ入力を有するm個の複数フリップフロップ段と;
前記分周器クロック出力によって、それぞれのフリップフロップ段のD入力に、Q出力か、除数ビット入力のいずれかを交互にゲートすべくつなげる、対応するm個の複数データセレクタと;
前記分周器クロック出力によって、それぞれのフリップフロップ段のクロック入力に、前記分周器クロック入力か、先行段のQ出力のいずれかを交互にゲートすべくつなげる、対応するm個の複数クロックセレクタと;
を備えることを特徴とする、プログラマブル分周器。 - 前記分周器クロック出力に同期する50%のデューティサイクル出力をさらに有する、
請求項2記載の分周器。 - 前記分周器クロック出力によって制御され、かつ前記分周器クロック入力によってトリガされる、50%のデューティサイクル出力を供給する出力ラッチをさらに備える、請求項2記載の分周器。
- 前記m個の複数フリップフロップ段のそれぞれ1つ、及び対応する前記m個の複数データ、及び対応する前記m個の複数クロックセレクタは、m個のモジュールに構成され、各モジュールは、前記実行/初期化モードコントローラに、出力サイクルの完了に対する組合わせ信号を生成する、請求項2記載の分周器。
- 前記m段の複数フリップフロップ段のそれぞれ1つ、及び対応する前記m個の複数データ、及び対応する前記m個の複数クロックセレクタは、奇数ビット又は偶数ビット段としての使用に応じて2つのタイプでm個のモジュールに構成され、各モジュールは、前記実行/初期化モードコントローラに、1つのゲート伝播遅延コントリビューションのみを有する、出力サイクルの完了に対する組み合わせ信号を生成する、請求項2記載の分周器。
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