CN108111164B

CN108111164B - 一种可编程分频器

Info

Publication number: CN108111164B
Application number: CN201611064467.8A
Authority: CN
Inventors: 李超林; 刘凌霄
Original assignee: Sanechips Technology Co Ltd
Current assignee: Sanechips Technology Co Ltd
Priority date: 2016-11-25
Filing date: 2016-11-25
Publication date: 2020-12-08
Anticipated expiration: 2036-11-25
Also published as: WO2018094924A1; CN108111164A

Abstract

本发明实施例公开了一种可编程分频器。所述可编程分频器包括：状态机单元，用于当输入的时钟源周期到时，控制状态跳转，基于所述状态跳转输出表征所述状态机单元状态的时钟信号；所述状态机单元的状态数与分频数相适应；逻辑单元，用于获得表征所述状态机状态的时钟信号，输出控制信号至所述时钟输出单元；当所述状态机的状态满足预设状态时，输出的控制信号用于控制所述时钟输出单元输出的时钟信号翻转；还用于当分频数为奇数时，控制输出的时钟信号进行占空比修正；时钟输出单元，用于当分频数为偶数时，输出等占空比的分频时钟信号；当分频数为奇数时，控制输出的时钟信号进行占空比修正，以输出等占空比的分频时钟信号。

Description

一种可编程分频器

技术领域

本发明涉及分频器领域，具体涉及一种可编程分频器。

背景技术

在通用时钟芯片中，由于应用广泛，对时钟的输出提出了更高的要求，在压控振荡器(VCO)输出频率不变的情况下，时钟通道分频器的分频比任意可配置成了唯一的解决方案。现有技术中可以完成任意分频功能的技术方案，均有一些不足之处。例如分频结构的输出占空比随着分频配置的变化而变化，输入输出的延时不可控，分频级数越多，输出的时钟延时越大，同时对时钟通路引入的噪声越多。

发明内容

为解决现有存在的技术问题，本发明实施例提供了一种可编程分频器。

为达到上述目的，本发明实施例的技术方案是这样实现的：

本发明实施例提供了一种可编程分频器，所述可编程分频器包括状态机单元、逻辑单元和时钟输出单元；所述状态机单元的状态数与分频数相适应；

所述状态机单元与所述逻辑单元连接，用于当输入的时钟源周期到时，控制状态跳转，基于所述状态机单元的状态跳转输出表征所述状态机单元状态的时钟信号；

所述逻辑单元与所述时钟输出单元连接，用于获得表征所述状态机状态的时钟信号，基于所述状态机的状态输出控制信号至所述时钟输出单元和所述状态机单元；其中，当所述状态机的状态满足预设状态时，输出的控制信号用于控制所述时钟输出单元输出的时钟信号翻转以及控制所述状态机单元置位；还用于当分频数为奇数时，控制输出的时钟信号进行占空比修正；

所述时钟输出单元，用于当分频数为偶数时，基于所述控制信号输出等占空比的分频时钟信号；当分频数为奇数时，基于所述控制信号控制输出的时钟信号进行占空比修正，以输出等占空比的分频时钟信号。

上述方案中，所述状态机单元具体为减法计数单元，用于当输入的时钟源周期到时，控制计数值减一，所述计数值的变化作为状态跳转；还用于当接收到对应于状态机的状态满足预设状态的控制信号时，控制计数值跳转至初始值；

其中，所述减法计数单元包括第一输入端、第二输入端、时钟源输入端、第一信号输出端和第二信号输出端；所述第一信号输出端和/或所述第二信号输出端与所述逻辑单元连接；所述第一信号输出端与所述第二输入端连接；所述第二信号输出端与所述第一输入端连接；

其中，所述第一信号输出端输出的第一信号和/或所述第二信号输出端输出的第二信号输入所述逻辑单元；以及所述第一信号输出端输出的第一信号输入所述第二输入端；所述第二信号输出端输出的第二信号输入所述第一输入端。

上述方案中，所述减法计数单元包括第一选择器、第二选择器和第一D触发器；其中，

所述第一选择器的输出端与所述第二选择器的第一输入端连接；所述第一选择器用于基于控制信号输入端输入的第一控制信号选择所述第一信号或所述第二信号作为第一输入信号输入所述第二选择器的第一输入端；

所述第二选择器的第二输入端用于输入配置数信号；所述第二选择器的输出端与所述第一D触发器的输入端连接；所述第二选择器用于基于控制信号输入端输入的所述控制信号选择所述第一输入信号或配置数信号输出至第一D触发器；

所述第一D触发器的第一信号输出端和第二信号输出端分别与所述第一选择器的第二输入端和第一输入端连接；所述第一D触发器用于基于时钟源输入端输入的时钟源信号输出所述第一信号和/或所述第二信号。

上述方案中，所述可编程分频器还包括或门处理单元，用于获得所述第一D触发器上一级输出的第一信号进行逻辑或运算，将运算结果作为输入至所述第一选择器的所述第一控制信号。

上述方案中，所述逻辑单元的第一输出端与所述时钟输出单元的控制信号输入端连接；所述逻辑单元的第一输出端还与所述减法计数单元的控制信号输入端连接；所述逻辑单元的输出端输出的控制信号分别输入所述时钟输出单元和所述减法计数单元，用于基于所述控制信号控制所述时钟输出单元输出的时钟信号翻转以及控制所述状态机单元置位；

所述逻辑单元还包括用于输出选择信号的第二输出端，所述第二输出端与所述时钟输出单元连接。

上述方案中，所述时钟输出单元，用于当分频数为2M+1时，基于所述控制信号输出的第一分频信号满足占空比为M/(2M+1)；M为正整数；将满足M/(2M+1)占空比的第一分频信号输入至DCC校正单元进行占空比修正。

上述方案中，所述时钟输出单元包括第三选择器、第二D触发器、DCC校正单元和第四选择器；所述第三选择器包括第一输入端、第二输入端、控制信号输入端和输出端；所述第三选择器的第一输入端和第二输入端分别与所述减法计数单元的第一信号输出端和第二信号输出端连接；所述第三选择器的输出端与所述第二D触发器的输入端连接；所述第二D触发器的信号输出端分别与所述第四选择器的第一输入端和所述DCC校正单元的输入端连接；所述DCC校正单元的输出端与所述第四选择器的第二输入端连接；所述第四选择器的输出端输出等占空比的分频时钟信号；

所述第四选择器还包括与所述逻辑单元的第二输出端连接的选择信号输入端，用于基于所述第二输出端输出的选择信号选择所述第二D触发器输出的时钟信号作为分频时钟信号，或选择所述DCC校正单元进行占空比修正后的时钟信号作为分频时钟信号。

本发明实施例提供的可编程分频器，所述可编程分频器包括状态机单元、逻辑单元和时钟输出单元；所述状态机单元的位数与分频数相适应；所述状态机单元与所述逻辑单元连接，用于当输入的时钟源周期到时，控制状态跳转，基于所述状态机单元的状态跳转输出表征所述状态机单元状态的时钟信号；所述逻辑单元与所述时钟输出单元连接，用于获得表征所述状态机状态的时钟信号，基于所述状态机的状态输出控制信号至所述时钟输出单元和所述控制单元；其中，当所述状态机的状态满足预设状态时，输出的控制信号用于控制所述时钟输出单元输出的时钟信号翻转以及控制所述状态机单元置位；还用于当分频数为奇数时，控制所述时钟输出单元输出的时钟信号输入至占空比修正(DCC)校正单元进行占空比修正；所述时钟输出单元，用于当分频数为偶数时，基于所述控制信号输出等占空比的分频时钟信号；当分频数为奇数时，基于所述控制信号将输出时钟信号输入至DCC校正单元进行占空比修正，以输出等占空比的分频时钟信号。采用本发明实施例的技术方案，解决了任意分频的同时，实现了输出时钟信号的占空比保持在50％；通过状态机跳转状态，当状态机的状态跳转至根据分频比设定的预设状态时，逻辑单元控制状态机置位并输出控制信号使输出时钟信号翻转，大大降低了输出延时且任意分频时延时量固定相等，还大大减少了输出噪声；另外，时钟输出单元是根据状态机的状态控制输出时钟信号翻转，在具体实现时可将关键路径通过1比特判断，使控制逻辑的延迟最低，实现了分频器的高速时钟分频。

附图说明

图1为本发明实施例的可编程分频器的组成结构示意图；

图2为本发明实施例的可编程分频器中的由减法计数单元实现的状态机单元的组成结构示意图；

图3为本发明实施例的可编程分频器中的由减法计数单元实现的状态机单元的线路连接示意图；

图4为本发明实施例的可编程分频器中的逻辑单元的线路连接示意图；

图5为本发明实施例的可编程分频器中的时钟输出单元的线路连接示意图；

图6为本发明实施例的可编程分频器中的DCC校正单元的组成结构以及线路连接示意图；

图7为本发明实施例中采用DCC校正单元校正后的时钟示意图；

图8为状态机跳转的一种示意图。

具体实施方式

下面结合附图及具体实施例对本发明作进一步详细的说明。

本发明实施例提供了一种可编程分频器。图1为本发明实施例的可编程分频器的组成结构示意图；如图1所示，所述可编程分频器包括减法状态机单元11、逻辑单元12和时钟输出单元13；所述状态机单元11的状态数与分频数相适应；

所述状态机单元11与所述逻辑单元12连接，用于当输入的时钟源周期到时，控制状态跳转，基于所述状态机单元11的状态跳转输出表征所述状态机单元11状态的时钟信号；

所述逻辑单元12与所述时钟输出单元13连接，用于获得表征所述状态机状态的时钟信号，基于所述状态机的状态输出控制信号至所述时钟输出单元13和所述状态机单元11；其中，当所述状态机的状态满足预设状态时，输出的控制信号用于控制所述时钟输出单元13输出的时钟信号翻转以及控制所述状态机单元11置位；还用于当分频数为奇数时，控制输出的时钟信号进行占空比修正；

所述时钟输出单元13，用于当分频数为偶数时，基于所述控制信号输出等占空比的分频时钟信号；当分频数为奇数时，基于所述控制信号控制输出的时钟信号进行占空比修正，以输出等占空比的分频时钟信号。

本实施例中，所述状态机单元11具体可通过减法计数单元实现，所述减法计数单元，用于当输入的时钟源周期到时，控制计数值减一，所述计数值的变化作为状态跳转；还用于当接收到对应于状态机的状态满足预设状态的控制信号时，控制计数值跳转至初始值。

作为一种实施方式，所述减法计数单元包括第一输入端、第二输入端、时钟源输入端、第一信号输出端和第二信号输出端；所述第一信号输出端和/或所述第二信号输出端与所述逻辑单元12连接；所述第一信号输出端与所述第二输入端连接；所述第二信号输出端与所述第一输入端连接；其中，所述第一信号输出端输出的第一信号和/或所述第二信号输出端输出的第二信号输入所述逻辑单元12；以及所述第一信号输出端输出的第一信号输入所述第二输入端；所述第二信号输出端输出的第二信号输入所述第一输入端。

具体的，所述减法计数单元中的每个计数值均表示一个状态；当上电复位后，每个输入的时钟源周期到(例如时钟的上升沿到)时，所述减法计数单元11的计数值减一，基于所述计数值输出表征所述减法计数器状态的时钟信号至所述逻辑单元12。

图2为本发明实施例的可编程分频器中的由减法计数单元实现的状态机单元的组成结构示意图；如图2所示，所述减法计数单元包括第一选择器(例如通过MA表示)、第二选择器(例如通过MB表示)和第一D触发器(例如通过DFF表示)；其中，所述第一选择器的输出端与所述第二选择器的第一输入端(0端)连接；所述第一选择器用于基于控制信号输入端输入的第一控制信号选择所述第一信号或所述第二信号作为第一输入信号输入所述第二选择器的第一输入端(0端)；所述第二选择器的第二输入端(1端)用于输入配置数(例如DIV<N>表示)信号；所述第二选择器的输出端与所述第一D触发器的输入端(D端)连接；所述第二选择器用于基于控制信号输入端输入的所述控制信号(所述控制信号通过SET表示)选择所述第一输入信号或配置数信号输出至第一D触发器；所述第一D触发器的第一信号输出端(Q端)和第二信号输出端(

端)分别与所述第一选择器的第二输入端(1端)和第一输入端(0端)连接；所述第一D触发器用于基于时钟源输入端输入的时钟源信号输出所述第一信号和/或所述第二信号。其中，所述可编程分频器还包括或门处理单元，用于获得所述第一D触发器上一级输出的第一信号进行逻辑或运算，将运算结果作为输入至所述第一选择器的所述第一控制信号，所述第一控制信号可表示为CLK_OUT<1>OR CLK_OUT<2>OR……OR CLK_OUT<N-1>。

本实施例中，可编程分频器中的减法计数单元的级数与分频器的分频数相适应；当分频位数为N(N为正整数)时，所述减法计数单元11的级数至少为(N-1)。

图3为本发明实施例的可编程分频器中的由减法计数单元实现的状态机单元的线路连接示意图；结合图2和图3所示的减法计数单元，以图3中的第二个减法计数单元112(第N-1级)为例进行说明。具体的，减法计数单元112输出的两个信号：第一信号(例如CLK_OUTP<N-1>)和第二信号(例如CLK_OUTN<N-1>)作为循环输入信号输入至所述减法计数单元112，具体是第一D触发器(DFFN1)输出的第一信号(例如CLK_OUTP<N-1>)和第二信号(例如CLK_OUTN<N-1>)循环输入至第一选择器(MAN1)。所述第一选择器的第一控制信号为或门处理单元获得所述第一D触发器上一级输出的第一信号进行逻辑或运算处理后的处理结果，例如所述控制信号为CLK_OUTP<1>一直到CLK_OUTP<N-2>的逻辑或运算的运算结果；当然，在其他实施方式中，所述第一控制信号也可以为所述门处理单元获得所述第一D触发器上一级输出的第二信号进行逻辑或运算处理后的处理结果，例如所述控制信号为CLK_OUTN<1>一直到CLK_OUTN<N-2>的逻辑或运算的运算结果；在图3中所述的CLK_OUT<1>OR CLK_OUT<N>……OR CLK_OUT<N-2>具体可以是上一级输出的第一信号进行逻辑或运算的运算结果，也可以是上一级输出的第二信号进行逻辑或运算的运算结果。

进一步地，所述第一选择器(MAN1)基于所述第一控制信号控制输入的第一信号或第二信号作为第一输入信号输入至第二选择器(MBN1)；所述第二选择器(MBN1)基于逻辑单元产生的控制信号(SET)选择所述第一输入信号或配置数信号输出至第一D触发器(DFFN1)；其中，所述控制信号为所述逻辑单元12输出的控制信号(SET信号)。其中，所述配置数信号中输入的配置数为外部基于分频器位数N进行配置，例如图3中所示的DIV<1>、DIV<N-1>、DIV<N>，具体与分频位数N相关。第一D触发器的输入时钟为输入的时钟源，输出的第一信号和第二信号一方面重新输入至所述第一选择器，另一方面，所述第一信号和/或第二信号作为输入信号输入至所述逻辑单元12。

需要说明的是，如图3所示，第一级减法计数单元111可不具有第一选择器，即仅具有第二选择器和第一D触发器；所述第二选择器和所述第一D触发器的连接方式与上述描述相同，这里不再赘述。

作为一种实施方式，图4为本发明实施例的可编程分频器中的逻辑单元的线路连接示意图；如图4所示，所述逻辑单元12的输出端与所述时钟输出单元13的控制信号输入端连接；所述逻辑单元12的输出端还与所述减法计数单元的控制信号输入端连接；其中，所述逻辑单元12的输出端输出的控制信号分别输入所述时钟输出单元13和所述减法计数单元11，用于基于所述减法计数单元的计数状态输出控制信号至所述时钟输出单元和所述状态机单元；其中，当所述状态机的状态满足预设状态时，输出的控制信号用于控制所述时钟输出单元输出的时钟信号翻转以及用于控制所述状态机单元置位；还用于当分频数为奇数时，控制输出的时钟信号进行占空比修正；所述逻辑单元12还包括用于输出选择信号(例如图中所示的ODD_EVEN信号)的第二输出端，所述第二输出端与所述时钟输出单元连接。

具体的，所述逻辑单元12预先配置有基于分频数设置的预设状态，以当获得表征所述减法计数单元的计数状态的时钟信号时，判断所述减法计数单元的计数状态是否达到所述预设状态，在判定所述计数状态达到所述预设状态时，输出控制信号，所述控制信号用于控制所述时钟输出单元输出的时钟信号翻转以及用于控制所述状态机单元置位。

本实施例中，所述时钟输出单元13，具体用于当分频数为2M+1时，基于所述控制信号输出的第一分频信号满足占空比为M/(2M+1)；M为正整数；将满足M/(2M+1)占空比的第一分频信号输入至DCC校正单元进行占空比修正。

作为一种实施方式，图5为本发明实施例的可编程分频器中的时钟输出单元的线路连接示意图；如图5所示，所述时钟输出单元13包括第三选择器(例如可通过MO表示)、第二D触发器(例如可通过DFFO表示)、DCC校正单元和第四选择器；所述第三选择器包括第一输入端(0端)、第二输入端(1端)、控制信号输入端(所述控制信号为SET)和输出端；所述第三选择器的第一输入端和第二输入端分别与所述减法计数单元的第一信号输出端和第二信号输出端连接；即所述第三选择器(MO)的0端和1端分别接入CLK_OUTP<N>信号和CLK_OUTN<N>信号；所述第三选择器的输出端与所述第二D触发器的输入端(D端)连接；所述第二D触发器还包括时钟源输入端，用于输入时钟源信号(CLK_IN)，所述时钟源信号与所述减法计数单元中输入第一D触发器中的时钟源信号为同一时钟源信号；所述第二D触发器的信号输出端(Q端)分别与所述第四选择器的第一输入端(0端)和所述DCC校正单元的输入端连接；所述DCC校正单元的输出端与所述第四选择器的第二输入端(1端)连接；所述第四选择器的输出端输出等占空比的分频时钟信号(输出的分频时钟信号表示为CLKOUT)；所述第四选择器还包括与所述逻辑单元的第二输出端连接的选择信号输入端，用于基于所述第二输出端输出的选择信号(例如ODD_EVEN信号)选择所述第二D触发器输出的时钟信号作为分频时钟信号，或选择所述DCC校正单元进行占空比修正后的时钟信号作为分频时钟信号。

结合图4、图5以及图2和图3所示，作为一种示例，所述减法计数单元11输出的第一信号，例如CLK_OUTP<1>……CLK_OUTP<N-1>、CLK_OUTP<N>作为所述逻辑单元12的输入信号；作为其他实施方式，所述减法计数单元11输出的第二信号，例如CLK_OUTN<1>……CLK_OUTN<N-1>、CLK_OUTN<N>也可作为所述逻辑单元12的输入信号；当然，所述第一信号和所述第二信号也可共同作为所述逻辑单元12的输入信号。所述逻辑单元12通过内部的用于逻辑判断的逻辑门模块对输入信号进行处理输出控制信号(例如SET信号)；所述控制信号(例如SET信号)主要用于基于所述减法计数单元的计数状态是否满足预设状态控制时钟输出单元13对输入的时钟信号(例如CLK_OUTP和CLK_OUTN)的选择，从而控制输出的时钟信号的翻转。具体的，所述逻辑单元12内预先配置一预设值，通过用于逻辑判断的逻辑门模块对输入的表征所述减法计数单元11状态的时钟信号的逻辑判断，判定当所述减法计数单元11的计数值达到所述预设值，也可以理解为所述减法计数单元11的状态达到预设状态时，通过输出的控制信号控制所述时钟输出单元13选择的时钟信号翻转，以达到分频的作用。具体的，当分频数为2M时，对应分频为M：M；当分频数为2M+1时，对应分频为M：(M+1)。

进一步地，当分频数为2M时，输出的时钟可保证为M/2M＝50％的占空比，即所述时钟输出单元13直接输出等占空比(即50％)的时钟分频信号；当分频数为2M+1时，输出的时钟可保证为M/(2M+1)的占空比；为得到等占空比，本实施例中，所述可编程分频器的时钟输出单元13中还设置有DCC校正单元，用于当所述分频数为奇数时，对输出的分频时钟信号进行占空比修正，获得等占空比的分频时钟信号。

本实施例中，所述DCC校正单元具体可参照图6所示，由于输出的占空比是可以预知的，图6所示的占空比修正单元对M/(2M+1)的占空比进行修正，也即用于对高位信号和低位信号相差一个周期的分频时钟信号进行修正，从而获得等占空比的分频时钟信号。采用分频后的时钟示意图可参照图7所示。

图8为分频器的状态机跳转的一种示意图；本示意中以7(3’b111)(其中，b表示比特，“111”为7表示的二进制数)分频配置为例说明分频器的状态机跳转，如图8所示，当配置为7分频时，需要用到的状态机的状态为2bit，上电完成后，复位(RST)端释放，此时状态机的状态为(2’b00)，分频器的输出为低位(low)状态，再之后第一个输入时钟上升沿到来的时候，状态机跳转到(2’b11)，同时分频器的输出变为高位(high)状态；根据预先配置，第二个输入时钟上升沿到来的时候，状态机跳转到(2’b10)，分频器的输出保持high状态；第三个输入时钟上升沿到来的时候，状态机跳转到(2’b01)，分频器的输出保持high状态；第四个输入时钟上升沿到来的时候，逻辑单元控制状态机跳转到(2’b11)，同时分频器的输出变为low状态；第五个输入时钟上升沿到来的时候，状态机跳转到(2’b10)，分频器的输出保持low状态；第六个输入时钟上升沿到来的时候，状态机跳转到(2’b01)，分频器的输出保持low状态；第七个输入时钟上升沿到来的时候，状态机跳转到2’b00)，分频器的输出保持low状态；第八个输入时钟上升沿到来的时候，逻辑单元控制状态机跳转到(2’b11)，同时分频器的输出跳变为high状态，此时的状态和第一个输入时钟上升沿到来的时候相同，分频器的工作状态如此往复，这样在输出端就得到了一个输出占空比为3/7的分频输出时钟。

基于上述描述可预先配置本发明实施例中逻辑模块中的预设值，以此可获得任意占空比(包括等占空比)的分频时钟信号。

下面结合本发明实施例的可编程分频器的组成结构，用逻辑门搭建的减法计数器实现状态机，对本发明实施例的可编程分频器的处理流程进行说明。

假设目前的分频器设计为N位，则需要搭建N位的减法计数器，外部配置数为DIV<N:0>，输入时钟信号为CLK_IN，输出时钟信号为CLK_OUT，0表示低电平状态，1表示高电平状态。

首先，上电后到RST信号释放之前，所有D触发器的状态均为0，CLK_OUT输出为0。

RST释放，释放后第一个CLK_IN的上升沿到来之后，此时DIV<N:1>的值写入到Nbit的减法计数器中，具体是通过第二选择器写入第一D触发器中，同时将分频器的输出变为1；进一步地，CLK_IN的上升沿到来之后，N bit的减法计数器做减1操作，分频器的输出为1保持不变；当CLK_IN的上升沿到来之后，N bit的减法计数器计数为N’b001时，下一个输入时钟的上升沿来之后，此时DIV<N:1>的值重新写入到N bit的减法计数器中，分频器的输出变为0，接下来的CLK_IN上升沿到来后，N bit的减法计数器做减1操作，分频器的输出保持0不变，直至当DIV<0>的值为0的时候，减法计数器会计数到N’b001，当DIV<0>的值为1的时候，减法计数器会计数到N’b00；下一个输入时钟的上升沿来之后，此时DIV<N:1>的值重新写入到N bit的减法计数器中，输出重新为1，此时一个完整的分频周期完成。再根据配置值DIV<0>为1或0，判断分频为奇数还是偶数从而决定是否对输出信号做DCC处理，如果为奇数分频的话，就需要采用图6所示的DCC校正单元，从而得到50％占空比的分频时钟信号。

采用本发明实施例的技术方案，解决了任意分频的同时，实现了输出时钟信号的占空比保持在50％；通过状态机跳转状态，当状态机的状态跳转至根据分频比设定的预设状态时，逻辑单元控制状态机置位并输出控制信号使输出时钟信号翻转，大大降低了输出延时且任意分频时延时量固定相等，还大大减少了输出噪声；另外，时钟输出单元是根据状态机的状态控制输出时钟信号翻转，在具体实现时可将关键路径通过1比特判断，使控制逻辑的延迟最低，实现了分频器的高速时钟分频。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims

1.一种可编程分频器，其特征在于，所述可编程分频器包括状态机单元、逻辑单元和时钟输出单元；所述状态机单元的状态数与分频数相适应；

所述时钟输出单元，用于当分频数为偶数时，基于所述控制信号输出等占空比的分频时钟信号；当分频数为奇数时，基于所述控制信号控制输出的时钟信号进行占空比修正，以输出等占空比的分频时钟信号；其中，所述状态机单元具体为减法计数单元；所述逻辑单元还用于向所述时钟输出单元输出选择信号；

所述时钟输出单元包括：串行连接的第三选择器、第二D触发器和第四选择器，以及与串行连接的第二D触发器和第四选择器并行连接的DCC校正单元；其中，所述第三选择器和所述减法计数单元连接，所述第四选择器用于输出等占空比的分频时钟信号；所述第四选择器还用于基于所述逻辑单元输出的选择信号选择所述第二D触发器输出的时钟信号作为分频时钟信号，或选择所述DCC校正单元进行占空比修正后的时钟信号作为分频时钟信号。

2.根据权利要求1所述的可编程分频器，其特征在于，所述状态机单元的减法计数单元，用于当输入的时钟源周期到时，控制计数值减一，所述计数值的变化作为状态跳转；还用于当接收到对应于状态机的状态满足预设状态的控制信号时，控制计数值跳转至初始值；

3.根据权利要求2所述的可编程分频器，其特征在于，所述减法计数单元包括第一选择器、第二选择器和第一D触发器；其中，

4.根据权利要求3所述的可编程分频器，其特征在于，所述可编程分频器还包括或门处理单元，用于获得所述第一D触发器上一级输出的第一信号进行逻辑或运算，将运算结果作为输入至所述第一选择器的所述第一控制信号。

5.根据权利要求2所述的可编程分频器，其特征在于，所述逻辑单元的第一输出端与所述时钟输出单元的控制信号输入端连接；所述逻辑单元的第一输出端还与所述减法计数单元的控制信号输入端连接；所述逻辑单元的输出端输出的控制信号分别输入所述时钟输出单元和所述减法计数单元，用于基于所述控制信号控制所述时钟输出单元输出的时钟信号翻转以及控制所述状态机单元置位；

6.根据权利要求1所述的可编程分频器，其特征在于，所述时钟输出单元，用于当分频数为2M+1时，基于所述控制信号输出的第一分频信号满足占空比为M/(2M+1)；M为正整数；将满足M/(2M+1)占空比的第一分频信号输入至DCC校正单元进行占空比修正。

7.根据权利要求5所述的可编程分频器，其特征在于，所述第三选择器包括第一输入端、第二输入端、控制信号输入端和输出端；所述第三选择器的第一输入端和第二输入端分别与所述减法计数单元的第一信号输出端和第二信号输出端连接；所述第三选择器的输出端与所述第二D触发器的输入端连接；所述第二D触发器的信号输出端分别与所述第四选择器的第一输入端和所述DCC校正单元的输入端连接；所述DCC校正单元的输出端与所述第四选择器的第二输入端连接；

所述第四选择器还包括与所述逻辑单元的第二输出端连接的选择信号输入端，用于接收所述逻辑单元的第二输出端输出的选择信号。