TWI429188B - 以特高頻操作之雙模數預除器電路 - Google Patents

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Description

以特高頻操作之雙模數預除器電路
本發明係有關一種在特高頻下操作，特別是配置於頻率合成器鎖相迴路之雙模數預除器電路。計算機除法器或預除器電路包含至少一個總成，該總成包括二動態D型正反器以及負反饋配置於二正反器間之二邏輯閘。此二正反器藉一輸入時脈信號計時，以供應輸出信號，該輸出信號之頻率匹配根據所選除法模式，除以等於2之第一因數或除以等於3之第二因數之輸入時脈信號。
須知，“特高頻信號”係具有高於1GHz之頻率的信號。該特高頻例如係傳輸頻道之載頻，待傳輸之資料被調變成於頻率合成器之電壓控制振盪器之輸出端產生之信號。因此，此等信號用於諸如行動電話通信網路之無線通信系統。
傳統上，頻率合成器包含鎖相迴路，其中雙模數預除器電路藉作為所選除法模式之因數之第一因數及第二因數除合成器輸出信號頻率。例如藉諸如ΣΔ調變器之調變器進行模式選擇，俾合成器輸出端以在所定頻帶內的期望頻率產生信號。
第1圖顯示習知雙模數預除器電路1。該電路可根據所選模式div，以等於2之第一因數N或以等於3之第二因數除輸入信號CK之頻率。
為進行該動作，預除器或計算機除法器電路可包含二或三個標準D型正反器2,3,4以及負反饋配置於第一正反器2與第二正反器3之間的二個NOR邏輯閘5,6。此等正反器之每一者可根據輸入信號D提供非反相信號Q及反相信號Qb。第一及第二正反器2及3藉輸入信號CK計時。亦可提供藉來自第二正反器3之輸出信號OUT計時之第三正反器4。該第三正反器4僅用來於模式改變期間div確保適當的再合成。預除器電路1之該輸出信號OUT之頻率匹配根據所選模式div以第一除法因數或以第二除法因數除輸入信號CK之頻率。
第一NOR邏輯閘5於輸入端接收代表除法模式div選擇之來自第一正反器2之非反相輸出信號Q及來自第三正反器4之非反相輸出信號Q。該第一邏輯閘5之輸出端連接於第二NOR邏輯閘6之一輸入端，其輸入端亦接收來自第二正反器3之非反相輸出信號Q。第二NOR邏輯閘6之輸出端連接於第二正反器3之輸入端D。來自預除器電路1之輸出信號OUT被供至第二正反器3之反相輸出信號Qb。該輸出信號OUT亦係第一正反器2之輸入信號D。
若所選模式div在狀態1，亦即高電壓狀態中，預除器電路1即以等於2之第1因數除輸入信號CK之頻率。相反地，若所選模式div在狀態0，亦即低電壓狀態中，預除器電路1即以等於3之第二因數除輸入信號CK之頻率。
各NOR邏輯閘5,6以串聯之二PMOS電晶體製成，此等PMOS電晶體藉二平行NMOS電晶體串聯連接於一電壓源之正供應端子與負供應端子之間。第一PMOS電晶體之一閘極連接於第一NMOS電晶體之一閘極，以形成第一閘極輸入端。第二PMOS電晶體之一閘極連接於第二NMOS電晶體之一閘極，以形成第二閘極輸入端。PMOS電晶體與NMOS電晶體之連接節點形成邏輯閘輸出端。
由於使用具有串聯之二PMOS電晶體之NOR邏輯閘，而此等PMOS電晶體緩慢，因此，該型預除器電路並非設來正常地於特高頻下操作，而構成缺點，而且，由於使用三個標準D型正反器，因此，該預除器電路消耗可觀的電量。
因此，本發明之特點在於一種雙模數預除器電路，其藉較簡單構造克服在CMOS技術中製造之較簡單構造之上述缺點，並在特高頻下操作。
因此，本發明係有關包含申請專利範圍附屬項第1項所界定特點之上述雙模數預除器電路。
預除器電路之特定實施例界定於申請專利範圍附屬項第2至8項。
根據本發明，預除器電路之一優點在於其包含以二NMOS電晶體串聯製成之二NAND邏輯閘，該二NMOS電晶體串聯連接於一連續電壓源之二端子間之二平行PMOS電晶體。由於各NMOS電晶體較各PMOS電晶體更快速開關，因此，各NAND邏輯閘形成可在特高頻下操作之預除器電路。
兩正反器之一有利地透過反相輸出端僅提供一個輸出信號，這意指該正反器可由少於標準D型正反器的一個主動分支製成，以減少該電路之耗電量。D型正反器有利地係用於雙模數預除器電路之動態正反器，其可在特高頻下操作。
於以下說明中，雙模數預除器或計算機除法器電路設計成可正常地在特高頻下，特別是在頻率合成器鎖相迴路中操作。當然，除了除以2或除以3除法器總成外，亦可包含一連串較佳地連接於總成之輸出端的除法器。因此，該電路可以第一因數N除特高頻之頻率，其中N至少係大於或等於2之整數，或以第二因數N+M除，其中M至少係大於或等於1之整數。
第2圖顯示根據本發明雙模數預除器電路1之簡化構造，其可例如為了對2.45GHz級的頻率分頻，在特高頻下操作。該預除器或計算機除法器電路包含至少一個總成，其由二個動態D型正反器12及13以及二個NOR邏輯閘15及16製成。此等邏輯閘負反饋配置於二個動態D型正反器12與13之間。該總成例如在組裝之後形成預除器電路之輸入載台，其可包含若干個除以2除法器。
正反器12,13藉輸入時脈信號CK計時，俾預除器電路總成供應輸出信號OUT。該輸出信號較佳地被供至第二正反器13之反相輸出端Qb。該輸出信號OUT匹配根據所選除法模式div除以等於2之第一因數或除以等於3之第二因數之輸入時脈信號的頻率。
預除器1之總成亦可如第2圖所示，包含第三動態正反器14。該第三動態正反器於除法模式div改變時，確保適當的再合成，其可以高頻快速發生。該第三正反器藉第二正反器13之輸出信號計時。於本實施例中，第二正反器13之非反相輸出信號Q將第四正反器14計時。當然，藉信號div所作模式選擇亦可不使用該第三個較低頻正反器來進行。
第一NAND邏輯閘15於輸入端接收代表反相除法模式選擇divb之來自第一正反器12之反相輸出信號Qb，以及來自第三正反器14之反相輸出信號Qb。該第一邏輯閘15之輸出端連接於第二NAND邏輯閘16之輸入端，其亦於輸入端接收來自第二正反器13之非反相輸出信號Q。該第二NAND邏輯閘16之輸出端連接於第二正反器13之輸入端D。來自第二正反器13之非反相輸出信號Q亦形成第一正反器12之輸入信號D。來自預除器1之輸出信號OUT可被供至第二正反器13之反相輸出信號Qb。
如以下參考第3及4圖所解說，較佳係透過第二動態正反器13之反相輸出信號Qb提供輸出信號OUT。於此情況下，使用更少的主動分支於預除器1之輸入信號CK與輸出信號OUT之間，以進行特高頻的分頻。第一單相動態正反器12亦僅供應反相輸出信號Qb，相較於標準D型正反器，其節省一個主動分支，並因此減少預除器1之耗電量。第三正反器14亦是如此。
若所選模式div為狀態1，亦即高頻狀態，預除器1即以等於2之第一因數除輸入信號CK之頻率。惟若所選模式div為狀態0，亦即低頻狀態，預除器1即以等於3之第二因數除輸入信號CK之頻率。
NAND邏輯閘之每一者可由二串聯之NMOS電晶體製成，此等NMOS電晶體串聯連接於二並聯PMOS電晶體，連接於一連續電壓源(未圖示)之二端子間。第一NMOS電晶體之一閘極連接於第一PMOS電晶體之一閘極，以形成邏輯閘之第一輸入端。第二NMOS電晶體之一閘極連接於第二PMOS電晶體之一閘極，以形成邏輯閘之第二輸入端。NMOS與PMOS電晶體間之汲極連接節點形成邏輯閘輸出端。由於相較於各PMOS電晶體之開關，各NMOS電晶體之開關非常快速，因此，各NAND邏輯閘可形成能在特高頻下操作之預除器。
在0.18微米CMOS技術中，預除器或計算機除法器電路可有利地集積於P掺雜矽基板中。
第3及4圖顯示具有第3圖所示二個輸出端Q及Qb之動態D型正反器之一實施例，以及具有第4圖所示單一反相輸出端Qb之動態D型正反器之一實施例。該真正單相動態正反器有利地用於雙模數預除器電路，以實現特高頻(高於1GHz)操作以及耗電量之減少。
首先，於第3圖中，具有二個輸出端Q及Qb之動態D型正反器係用來作為第2圖所示第二正反器13者。該動態正反器包含各由三個串聯MOS電晶體形成之三個主動分支，以及由二個串聯MOS電晶體形成的一個後主動分支。此等MOS電晶體配置在給予雙模數預除器電路動力之連續電壓源之二端子VDD 與VSS 之間。
因此，第一主動分支串聯包含第一PMOS電晶體P1、第二PMOS電晶體P2及第一NMOS電晶體N1。第一PMOS電晶體P1之源極連接於正端子VDD ，且其汲極連接於第二PMOS電晶體P2之源極。第二PMOS電晶體P2之汲極連接於第一NMOS電晶體N1之汲極，其源極連接於負端子VSS 。第一PMOS及NMOS電晶體P1及N1之閘極連接而界定正反器之輸入端子D。第二PMOS電晶體P2之閘極接收輸入時脈信號CK，其頻率須於預除器中分頻。
因此，第二主動分支串聯包含第三PMOS電晶體P3、第二NMOS電晶體N2及第三NMOS電晶體N3。第三PMOS電晶體P3之源極連接於正端子VDD ，且其汲極連接於第二NMOS電晶體N2之汲極。第二NMOS電晶體N2之源極連接於第三NMOS電晶體N3之汲極，其源極連接於負端子VSS 。第三PMOS與NMOS電晶體P3與N3之閘極連接以接收輸入時脈信號CK。然而，第二NMOS電晶體N2之閘極連接於第一NMOS電晶體N1及第二PMOS電晶體P2。
如此，第三主動分支串聯包含第四PMOS電晶體P4、第四NMOS電晶體N4及第五NMOS電晶體N5。第四PMOS電晶體P4連接於正端子VDD 且其汲極連接於第四NMOS電晶體N4之汲極。該第四NMOS電晶體N4之源極連接於第五NMOS電晶體N5之汲極，該第五NMOS電晶體N5之源極連接於負端子VSS 。第四PMOS電晶體P4及第五NMOS電晶體N5之多數閘極連接於第二NMOS電晶體N2及第三PMOS電晶體P3之汲極。第四NMOS電晶體N4之閘極接收時脈輸入信號CK。可於第四PMOS電晶體P4與NMOS電晶體N4之連接節點獲得正反器之一反相輸出端Qb。
最後，第四主動分支顯示一反相器載台。如此，該第四分支在二供應端子VDD 與VSS 之間包含串聯之第五PMOS電晶體P5及第六NMOS電晶體N6。第五PMOS電晶體P5之源極連接於正端子VDD 且其汲極連接於第六NMOS電晶體N6之汲極，如此界定非反相輸出節點Q。第六NMOS電晶體N6之源極連接於負端子VSS 。
當然，若想要以第4圖所示單一反相輸出端Qb製造簡化之動態正反器，即省略作為反相器載台之該最後一個主動分支。這減少正反器之耗電量。結果，由於如第2圖所示，預除器或計算機除法器電路由該簡化類型之正反器12或兩個簡化之正反器12及14，可減少電路之耗電量，同時容許其在特高頻下操作。
在不悖離申請專利範圍所界定之發明的範疇下，熟於此技藝人士可由剛才所作說明，想出若干雙模數預除器電路的變化。雙模數預除器電路可包含一系列若干個除以2或除以3除法器。預除器電路縱成亦可與一系列除法器，特別是除以2除法器，可自頻率合成器鎖相迴路中的兩個適當除法因數選擇一個因數。較佳地，除以2或除以3除法器總成位於預除器電路之輸入端。
12．．．第一正反器
13．．．第二正反器
14．．．第三正反器
15．．．第一邏輯閘
16．．．第二邏輯閘
CK．．．輸入信號
D．．．輸入端
div．．．反相模式選擇信號
divb．．．除法模式選擇信號
N1．．．第一NMOS電晶體
N2．．．第二NMOS電晶體
N3．．．第三NMOS電晶體
N4．．．第四NMOS電晶體
N5．．．第五NMOS電晶體
N6．．．第六NMOS電晶體
OUT．．．輸出端
P1．．．第一PMOS電晶體
P2．．．第二PMOS電晶體
P3．．．第三PMOS電晶體
P4．．．第四PMOS電晶體
P5．．．第五PMOS電晶體
Q．．．非反相輸出節點
Qb．．．反相輸出端
VDD ．．．正端子
VSS ．．．負端子
雙模數預除器電路之目的、優點及特點由以下根據至少一個非限制性例子所作及藉圖式所闡述說明，將更為瞭然，其中：
第1圖顯示已引證之習知技術之雙模數預除器電路的簡化實施例；
第2圖顯示根據本發明，雙模數預除器電路之一簡化實施例；
第3圖顯示根據本發明，用於預除器電路之一反相輸出端及一非反相輸出端之動態D型正反器之一實施例；以及
第4圖顯示根據本發明，包含用於預除器之單一反相輸出端之動態D型正反器之一實施例。
12．．．第一正反器
13．．．第二正反器
14．．．第三正反器
15．．．第一邏輯閘
16．．．第二邏輯閘
CK．．．輸入信號
D．．．輸入端
div．．．反相模式選擇信號
divb．．．除法模式選擇信號
OUT．．．輸出端
Qb．．．反相輸出端

Claims (8)

  1. 一種雙模數預除器電路，用來以特高頻操作，該電路包含至少一組合，由以下形成：第一及第二動態D型正反器；以及兩個邏輯閘，配置成於兩正反器之間負反饋，該等兩正反器藉一輸入時脈信號計時，以透過該第二正反器供給頻率匹配輸入時脈信號頻率之已除輸出信號，該輸入時脈信號頻率除以等於2之第一因數或等於3之第二因數，作為施加於邏輯閘之一之輸入端之除法模式選擇信號的因數，該第二正反器之一輸出端連接於該第一正反器之一之輸入端，其中該等兩邏輯閘係NAND邏輯閘，且該等動態正反器之一由三個主動分支形成，以僅供給一反相輸出信號。
  2. 如申請專利範圍第1項之預除器電路，其中該第一NAND閘配置成接收來自僅具有三個主動分支之該第一動態正反器之該反相輸出信號以及該除法模式選擇信號，其中該第二NAND閘配置成接收來自該第一NAND邏輯閘之該輸出信號以及來自該第二動態正反器之該非反相輸出信號，以供給一輸出信號至該第二正反器之輸入端，來自該第二正反器之該非反相輸出信號被供至該第一動態正反器之輸入端。
  3. 如申請專利範圍第1項之預除器電路，其中，該預除器電路之該已除輸出信號係由該第二正反器之反相輸出端供給。
  4. 如申請專利範圍第1項之預除器電路，其中，該預除器電路包含一具有單一反相輸出端之第三動態D型正反器，該第三動態D型正反器由三個主動分支形成，該第三正反器於該輸入端接收一反相除法模式選擇信號，以透過該反相輸出端，將該模式選擇信號供至該第一NAND邏輯閘，該第三正反器係藉來自該第二正反器之該非反相輸出信號計時。
  5. 如申請專利範圍第2及4項中任一項之預除器電路，其中，該第一及/或第三動態正反器包含：第一主動分支，在一正端子與一連接於一連續電壓源之負端子間串聯配置有第一和第二PMOS電晶體以及第一NMOS電晶體，該第一PMOS電晶體及NMOS電晶體之一閘極連接以形成該正反器之輸入端子，而該第二PMOS電晶體之一閘極則接收一時脈信號，以對該正反器計時；第二主動分支，其中串聯配置有第三PMOS電晶體以及第二和第三NMOS電晶體，該第三PMOS電晶體及諸NMOS電晶體之一閘極接收該時脈信號，而該第二NMOS電晶體之一閘極則連接於該第二PMOS電晶體及第一NMOS電晶體之汲極；以及第三主動分支，其中串聯配置有第四PMOS電晶體以及第四和第五NMOS電晶體，該第四NMOS電晶體之一閘極接收該時脈信號，而該第四PMOS電晶體之一閘極與該第五NMOS電晶體之一閘極連接，而連接至該第二NMOS電晶體及該第三PMOS電晶體之汲極，該第四PMOS電晶體及NMOS電晶體之汲極連接節點供給該反相輸出信號。
  6. 如申請專利範圍第5項之預除器電路，其中，該第二動態正反器如該第一及第三正反器，包含三個主動分支，以及一用以供給非反相輸出信號之反相器載台。
  7. 如申請專利範圍第1項之預除器電路，其中，該預除器電路以CMOS技術集積於0.18μmP掺雜矽基板。
  8. 如申請專利範圍第1項之預除器電路，其中，該預除器電路於第一除以2除法器或除以3除法器組合之後，包含有一系列除以2除法器，其與另一除以2除法器或除以3除法器組合結合，各由至少兩個動態D型正反器所構成，且兩NAND閘配置成於兩正反器間負反饋。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9927833B2 (en) 2013-07-22 2018-03-27 Hewlett Packard Enterprise Developement Lp Motherboard with a hole

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8081018B2 (en) * 2008-08-21 2011-12-20 Qualcomm Incorporated Low power radio frequency divider
US8466720B2 (en) * 2010-12-28 2013-06-18 Stmicroelectronics International N.V. Frequency division of an input clock signal
CN102291120B (zh) * 2011-06-17 2013-12-04 宁波大学 一种三值绝热d触发器及四位三值绝热同步可逆计数器
US8406371B1 (en) 2012-01-04 2013-03-26 Silicon Laboratories Inc. Programmable divider circuitry for improved duty cycle consistency and related systems and methods
KR101323672B1 (ko) * 2012-03-22 2013-10-30 서울시립대학교 산학협력단 프리스케일러, 듀얼 모드 프리스케일러 및 이를 이용한 위상 고정 회로
CN102857215B (zh) * 2012-07-17 2015-01-14 宁波大学 一种三值绝热多米诺正循环门及反循环门
US9088285B2 (en) * 2013-06-25 2015-07-21 Qualcomm Incorporated Dynamic divider having interlocking circuit
JP6344979B2 (ja) * 2014-05-30 2018-06-20 三菱電機株式会社 可変分周回路
US9543963B2 (en) * 2015-01-30 2017-01-10 International Business Machines Corporation Modulo-m binary counter
US9473147B2 (en) * 2015-03-03 2016-10-18 Mediatek Inc. Frequency dividing apparatus and related method
CN105262478B (zh) * 2015-11-16 2017-11-07 东南大学 一种基于e‑tspc结构的低功耗2/3分频器电路
WO2017098871A1 (ja) * 2015-12-11 2017-06-15 ソニー株式会社 通信システムおよび通信方法
US9543962B1 (en) * 2016-01-12 2017-01-10 Analog Devices, Inc. Apparatus and methods for single phase spot circuits
US10177773B2 (en) 2016-10-19 2019-01-08 Stmicroelectronics International N.V. Programmable clock divider
US10116314B1 (en) 2017-11-01 2018-10-30 Nvidia Corporation Multi-mode frequency divider
CN108347245B (zh) * 2018-03-08 2021-06-11 上海贝岭股份有限公司 时钟分频器
CN112511157B (zh) * 2020-12-31 2024-05-17 麦堆微电子技术（上海）有限公司 一种宽带预分频器
CN116781065B (zh) * 2023-08-23 2023-12-12 芯潮流(珠海)科技有限公司 高速异步双模预分频器及其控制方法、电子设备

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1279061A1 (ru) * 1985-06-07 1986-12-23 Предприятие П/Я А-1178 Делитель частоты на три
JP2643316B2 (ja) * 1988-06-15 1997-08-20 セイコーエプソン株式会社 カウンタ及びその構成方法
JPH0213127A (ja) * 1988-06-30 1990-01-17 Seiko Epson Corp 非同期式非論理形プログラマブルカウンタ
US5020082A (en) * 1988-06-15 1991-05-28 Seiko Epson Corporation Asynchronous counter
JP2658232B2 (ja) * 1988-08-10 1997-09-30 セイコーエプソン株式会社 Ｎ進カウンタ
US5592114A (en) * 1994-07-14 1997-01-07 National Science Counsil True type single-phase shift circuit
US5793315A (en) * 1996-05-31 1998-08-11 Motorola, Inc. Bit-serial digital expandor
US5867068A (en) * 1997-10-27 1999-02-02 Motorola, Inc. Frequency synthesizer using double resolution fractional frequency division
US6157693A (en) * 1998-09-30 2000-12-05 Conexant Systems, Inc. Low voltage dual-modulus prescaler circuit using merged pseudo-differential logic
US6501816B1 (en) * 2001-06-07 2002-12-31 Maxim Integrated Products, Inc. Fully programmable multimodulus prescaler
US6385276B1 (en) * 2001-06-12 2002-05-07 Rf Micro Devices, Inc. Dual-modulus prescaler
EP1300950A1 (fr) * 2001-10-05 2003-04-09 Asulab S.A. Circuit compteur diviseur double mode à phase commutée pour un synthétiseur de fréquence
US6614274B1 (en) * 2002-05-17 2003-09-02 Winbond Electronics Corp. 2/3 full-speed divider using phase-switching technique
KR100452948B1 (ko) 2002-12-18 2004-10-14 한국전자통신연구원 상보적 클럭킹을 이용한 플립플롭 및 그를 이용한프리스케일러
US6696857B1 (en) * 2003-01-07 2004-02-24 Institute Of Microelectronics High speed CMOS dual modulus prescaler using pull down transistor
TWI222786B (en) * 2003-09-17 2004-10-21 Mediatek Inc Multi-modulus programmable frequency divider
CN1260893C (zh) * 2003-10-31 2006-06-21 清华大学 集成射频锁相环型频率合成器
KR100666475B1 (ko) * 2004-07-22 2007-01-09 삼성전자주식회사 고속 듀얼 모듈러스 프리스케일러를 구비한 분주기 및분주 방법
TWI317211B (en) * 2005-12-27 2009-11-11 Memetics Technology Co Ltd Configuration and controlling method of fractional-n pll having fractional frequency divider

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9927833B2 (en) 2013-07-22 2018-03-27 Hewlett Packard Enterprise Developement Lp Motherboard with a hole

Also Published As

Publication number Publication date
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