JP6344979B2 - 可変分周回路 - Google Patents
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Description
従来、可変分周回路としては、例えば、特許文献1や非特許文献1に示されたような回路があった。このような従来の可変分周回路の構成を図11に示す。
図1は、この発明の実施の形態1による可変分周回路を示す構成図である。
図1に示す可変分周回路は、2/3デュアルモジュラス分周器201,202をn個(前半部k個、後半部n−k個)直列に縦続接続した構成である。ここではk=2,n=4の構成を示している。ただし、前半部の2/3デュアルモジュラス分周器201はmod信号入力部にラッチを追加しており、後半部の2/3デュアルモジュラス分周器202は、これにさらにリセット機能を追加している。
まず、後段の(n−k)個の2/3デュアルモジュラス分周器202の出力クロックと出力分周比制御信号をリセットすることについて説明する。OR回路103は、与えられる分周比設定信号の値に基づいて、後段の(n−k)個の2/3デュアルモジュラス分周器202の出力クロックと出力分周比制御信号をマスクする。例えば、分周比設定信号P<4>が“L”の場合、mod4信号は必ず“H”となる。これがマスクされた状態である。分周比設定信号P<4>が“H”の場合は、mod4信号は最終段の2/3デュアルモジュラス分周器202のMODout信号がそのまま表れるため、OR回路103が無いのと等価となる。さらに説明すると、分周比設定信号P<4>が“L”とは、分周比設定信号の値が15以下ということになる。つまり、分周比設定が15以下のとき、本可変分周回路は最終段の2/3デュアルモジュラス分周器202が無いのと同じとなる。また、分周比設定信号P<3>とP<4>が共に“L”の場合、つまり分周比設定信号Pの値が7以下のとき、mod3信号はOR回路103でマスクされて常に“H”となる。これは、後ろから2段分の2/3デュアルモジュラス分周器が無いのと同じ状態を作り出していることになる。
ここで、LOAD信号からload可能区間の終了ポイントまでの時間が長い方が、LOAD信号の遅延マージンが大きくなるため、mod2信号の立ち上がりをLOAD信号として使うことが最良となる。このとき、LOAD信号(=mod2信号)に許される遅延は、load可能区間の終了までの時間なので、1.5クロック分(clk1基準)となる。
各mod信号の立ち下がりより前に分周比設定信号が変化しなければならないという条件は従来構成と同じである。しかし、本構成では、mod信号が立ち下がる順番が従来構成とは逆になる(mod1が最も遅く立ち下がる)ため、従来構成とは逆に、mod1の立ち下がりがload可能区間の開始ポイントとなる。
実施の形態1では、LOAD信号としてmod1の立ち下がりエッジを使用した例を説明した。しかし、mod1信号のデューティ比は分周比に応じて小さくなるため、大きな分周比で用いた場合、パルス幅がかなり小さくなり、これによりフロップフロップ102に高速な反応が要求されることとなる。本実施の形態ではこれを解決するため、後段のmod信号をベースとした信号をLOAD信号として使用する。
図9に、実施の形態3による可変分周回路の一例を示す。実施の形態3は、実施の形態2の2/3デュアルモジュラス分周器の段数を5個に増加した構成である。すなわち、前段の2/3デュアルモジュラス分周器201を3個としている。
Claims (3)
- 与えられる分周比制御信号に応じて2つの分周比のいずれかに決定され、自回路も分周比制御信号を出力するデュアルモジュラス分周器をn(nは2以上の整数)個直列に相互接続した構成を備え、
前記各デュアルモジュラス分周器は、
自回路の出力クロック信号と出力分周比制御信号を、同じ入力クロックの異なるエッジに同期させ、かつ、前記与えられる分周比制御信号を、自回路の出力クロックをクロックとするラッチ回路で受け、当該ラッチ回路の出力信号に応じて前記分周比の決定を行うことを特徴とする可変分周回路。 - 前段のデュアルモジュラス分周器をk個とした場合に、後段側の(n−k)個のデュアルモジュラス分周器における出力クロックと出力分周比制御信号を、与えられる分周比設定信号に基づいてマスクするマスク回路と、
前記マスク回路によってマスクされるデュアルモジュラス分周器の出力クロックと出力分周比制御信号をリセットするリセット手段とを備えたことを特徴とする請求項1記載の可変分周回路。 - 分周比設定信号をリタイミングするリタイミング回路と、前段k個のデュアルモジュラス分周器のいずれかの出力分周比制御信号と出力クロック信号とを用いて、前記リタイミング回路のロード信号を生成するロード信号生成回路とを備えたことを特徴とする請求項2記載の可変分周回路。
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