JP2023149275A - 分周器及び分周器の制御方法 - Google Patents

分周器及び分周器の制御方法 Download PDF

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Abstract

【課題】高速動作においても安定した動作が可能な、分周器及び分周器の制御方法を提供する。【解決手段】分周器は、複数のフリップフロップで構成され、入力される第１のクロック信号を制御信号に応じた分周比で分周する分周回路と、入力される第２のクロック信号のデューティ比を調整して第１のクロック信号を出力する調整回路と、を備え、調整回路は、フリップフロップがポジティブエッジトリガである場合は、第１のクロック信号のデューティ比が大きくなるように調整し、フリップフロップがネガティブエッジトリガである場合は、第１のクロック信号のデューティ比が小さくなるように調整する。【選択図】図１

Description

本発明は、分周器及び分周器の制御方法に関する。
近年、無線通信用ＬＳＩの高性能化、多機能化が進んでいる。無線通信用ＬＳＩでは送受信に使用する周波数を生成するために位相同期回路(Phase Locked Loop: ＰＬＬ)が用いられる。分周回路は無線ＬＳＩで様々な用途に使用される。ＰＬＬ内部ではＰＬＬ出力信号を水晶発振器等の参照信号と同じ周波数になるまで分周し、位相を比較するために用いられる。また様々な周波数帯、規格に対応するためにＰＬＬの出力信号は適切な分周比で分周され送受信回路に渡される。近年の無線通信用ＬＳＩでは数ＧＨｚの信号を分周する必要がある。
分周器に関する技術としては、例えば、特許文献１には、ｍ段のフリップフロップで構成され、クロック信号に基づき入力信号を順次シフトする第１のシフトレジスタと、ｎ（ｎ≦ｍ）段のフリップフロップで構成され、前記クロック信号に基づき前記第１のシフトレジスタの出力信号を入力して順次シフトする第２のシフトレジスタと、前記第１のシフトレジスタの出力信号を入力し、第１の動作モード信号により開閉して第１の帰還信号を出力する第１のゲート回路と、前記第２のシフトレジスタの出力信号を入力し、前記第１の帰還信号により開閉して前記第１のシフトレジスタの入力側へ帰還する第２ゲート回路とを備え、前記クロック信号を分周比１／（２ｍ＋ｎ）又は１／｛２（ｍ＋ｎ）｝のいずれか一方で分周して前記第２のシフトレジスタから出力する構成にしたことを特徴とする可変分周回路が記載されている。
特開平６－２５８４６５号公報
しかしながら、上記構成の分周器では高速動作が難しい。特に、信号伝搬の遅延の影響によって分周器の動作周波数が低下する虞がある。換言すれば、分周器の動作条件は、これら遷移遅延等の分周回路に固有の遅延時間により制約される。
本発明は上記従来技術の問題に鑑み成されたものであり、本発明の目的は、高速動作においても安定した動作が可能な、分周器及び分周器の制御方法を提供することにある。
本発明の分周器は、複数のフリップフロップで構成され、入力される第１のクロック信号を制御信号に応じた分周比で分周する分周回路と、入力される第２のクロック信号のデューティ比を調整して前記第１のクロック信号を出力する調整回路と、を備え、前記調整回路は、前記フリップフロップがポジティブエッジトリガである場合は、前記第１のクロック信号のデューティ比が大きくなるように調整し、前記フリップフロップがネガティブエッジトリガである場合は、前記第１のクロック信号のデューティ比が小さくなるように調整する。
本発明の分周器の制御方法は、複数のフリップフロップで構成され、入力される第１のクロック信号を制御信号に応じた分周比で分周する分周回路と、入力される第２のクロック信号のデューティ比を調整して前記第１のクロック信号を出力する調整回路と、を備える分周器の制御方法であって、前記分周回路に分周比を指定する前記制御信号を入力すると共に、前記調整回路を制御して、前記フリップフロップがポジティブエッジトリガである場合は、前記第１のクロック信号のデューティ比が大きくなるように調整し、前記フリップフロップがネガティブエッジトリガである場合は、前記第１のクロック信号のデューティ比が小さくなるように調整する。
本発明によれば、高速動作においても安定した動作が可能となる。
図１は本発明の第１の実施形態に係る分周器の構成の一例を示す回路図である。 図２はデューティ比調整回路の構成の一例を示す回路図である。 図３は図２に示すデューティ比調整回路の調整原理を説明するためのタイミングチャートである。 図１に示す分周器の動作を説明するためのタイミングチャートである。 図５は図１に示す分周器の詳細な回路構成の一例を示す回路図である。 図６は遷移遅延を説明するためのタイミングチャートである。 図７は第２の実施形態に係るデューティ比調整回路の構成の一例を示す回路図である。 図８は図７に示すデューティ比調整回路の模式図である。 図９は図７に示すデューティ比調整回路の調整原理を説明するためのタイミングチャートである。
以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。
＜第１の実施の形態＞
（回路構成）
図１は本発明の第１の実施形態に係る分周器の構成の一例を示す回路図である。
図１に示すように、分周器は、分周回路１８と、分周回路１８の前段に設けられたデューティ比調整回路４０とを備えている。分周回路１８は、Ｄ－フリップフロップ１０、Ｄ－フリップフロップ２０、ＯＲ回路３０、及びＡＮＤ回路３２を備えている。
この分周器は、制御回路（図示せず）からの制御信号ＭＣによって分周比を２又は３に切り替えることができ、ＣＬＫ端子に入力されたクロックを２分周又は３分周して出力端子から出力する。また、デューティ比調整回路４０も、制御回路（図示せず）により制御されている。
Ｄ－フリップフロップ１０は、ＣＬＫ端子に入力されるクロック信号ＣＬＫ’が高レベル（以下、「”Ｈ”」と略称する）の間、Ｄ端子に入力される論理値を検出し、クロック信号ＣＬＫ’の立ち下がりで検出した論理値をＱ端子から出力する。出力信号Ｑ１はＯＲ回路３０に入力される。
Ｄ－フリップフロップ２０は、ＣＬＫ端子に入力されるクロック信号ＣＬＫ’が”Ｈ”の間、Ｄ端子に入力される論理値を検出し、クロック信号ＣＬＫ’の立ち下がりで検出した信号の反転論理値をＱＢ端子から出力する。出力信号Ｑ２Ｂは帰還信号としてＤ－フリップフロップ１０とＡＮＤ回路３２とに入力される。また、出力信号Ｑ２Ｂは、分周器の出力端子から出力される。
ＯＲ回路３０は、Ｄ－フリップフロップ１０の出力信号Ｑ１と制御信号ＭＣとが入力され、２つの入力信号の論理値の論理和を表す信号を出力する。 具体的には、入力される２つの入力信号の論理値がどちらも低レベル（以下、「”Ｌ”」と略称する）のとき”Ｌ”を出力する。それ以外の入力のときには”Ｈ”を出力する。出力信号はＡＮＤ回路３２に入力される。
ＡＮＤ回路３２は、Ｄ－フリップフロップ２０からの帰還信号である出力信号Ｑ２ＢとＯＲ回路３０の出力信号とが入力され、２つの入力信号の論理値の論理積を表す信号を出力する。 具体的には、入力される２つの入力信号の論理値がどちらも”Ｈ”のとき”Ｈ”を出力する。それ以外の入力のときには”Ｌ”を出力する。出力信号Ｄ２は、Ｄ－フリップフロップ２０に入力される。
デューティ比調整回路４０は、入力されたクロック信号ＣＬＫのデューティ比を調整する機能を有する回路であり、デューティ比が調整されたクロック信号ＣＬＫ’を出力する。出力されたクロック信号ＣＬＫ’ は、Ｄ－フリップフロップ１０、２０のＣＬＫ端子に入力される。ここで、デューティ比とは、パルス幅（”Ｈ”の区間）がパルス期間に対して占める割合（％）である。
デューティ比調整回路４０は、制御回路（図示せず）によって制御されて、Ｄ－フリップフロップ１０、２０が、クロック信号の立ち上がりに同期して動作するポジティブエッジトリガである場合は、デューティ比が大きくなるように調整し、Ｄ－フリップフロップ１０、２０が、クロック信号の立ち下がりに同期して動作するネガティブエッジトリガである場合は、デューティ比が小さくなるように調整する。ここでは、Ｄ－フリップフロップ１０、２０がポジティブエッジトリガであるため、クロック信号ＣＬＫ’は、クロック信号ＣＬＫに比べて”Ｈ”の区間が長くなるように、デューティ比が調整される。
（デューティ調整回路）
図２はデューティ比調整回路４０の構成の一例を示す回路図である。デューティ比調整回路４０は、遅延素子４２及びＯＲ回路４４を備えている。遅延素子４２は、入力されたクロック信号ＣＬＫを遅延させて、遅延させたクロック信号ＣＬＫｄを出力する。ＯＲ回路４４は、２つの入力信号の論理値の論理和を出力する、即ち、クロック信号ＣＬＫとクロック信号ＣＬＫｄの論理値がどちらも”Ｌ”のとき”Ｌ”を出力し、それ以外の入力のときには”Ｈ”を出力する。この結果、図３に示すように、デューティ比調整回路４０は、クロック信号ＣＬＫより”Ｈ”の区間が長いクロック信号ＣＬＫ’を出力する。
（分周動作）
次に、図４に示すタイミングチャートを参照して、図１に示す分周器の動作について説明する。なお、タイミングチャートは、デューティ比調整後のクロック信号ＣＬＫ’、Ｄ－フリップフロップ２０の出力信号Ｑ２Ｂ、Ｄ－フリップフロップ１０の出力信号Ｑ１、ＡＮＤ回路３２の出力信号Ｄ２、及び制御信号ＭＣの変化のタイミングを表すが、参考のため、デューティ比調整前のクロック信号ＣＬＫも併記する。
－２分周動作－
初めに、制御信号ＭＣが”Ｈ”のときの２分周動作について説明する。
制御信号ＭＣが”Ｈ”のとき、ＯＲ回路３０の出力信号は、入力信号Ｑ１の値によらず”Ｈ”で固定される。ＡＮＤ回路３２の出力信号Ｄ２は、一方の入力信号が”Ｈ”で固定されるため、Ｄ－フリップフロップ２０の出力信号Ｑ２Ｂに追従する。
初期状態では、Ｄ－フリップフロップ１０の出力信号Ｑ１とＤ－フリップフロップ２０の出力信号Ｑ２Ｂがどちらも”Ｌ”であると仮定する。したがって、ＡＮＤ回路３２の出力信号Ｄ２は”Ｌ”である。
最初にクロック信号ＣＬＫ’が”Ｈ”のとき、Ｄ－フリップフロップ２０は入力信号Ｄ２が”Ｌ”であることを検出し、クロック信号ＣＬＫ’の立ち下がりのタイミングでＤ－フリップフロップ２０の出力信号Ｑ２Ｂが”Ｈ”に遷移する。ここで、ＡＮＤ回路３２の出力信号Ｄ２は”Ｈ”になる。
２回目にクロック信号ＣＬＫ’が”Ｈ”になったとき、Ｄ－フリップフロップ２０は入力信号Ｄ２が”Ｈ”であることを検出し、クロック信号ＣＬＫ’の立ち下がりのタイミングで出力信号Ｑ２Ｂは”Ｌ”となる。このときＡＮＤ回路３２の出力信号Ｄ２は”Ｌ”であり、初期状態と等しい論理となる。
この動作を繰り返し、出力信号Ｑ２Ｂから２分周信号を得ることができる。
－３分周動作－
次に、制御信号ＭＣが”Ｌ”のときの３分周動作について説明する。
初期状態では、Ｄ－フリップフロップ１０の出力信号Ｑ１が”Ｈ”であり、Ｄ－フリップフロップ２０の出力信号Ｑ２Ｂが”Ｌ”であるとする。ＯＲ回路３０の出力信号は、Ｄ－フリップフロップ１０の出力信号Ｑ１の値に追従する。このときＡＮＤ回路３２の出力信号Ｄ２は”Ｌ”である。
最初にクロック信号ＣＬＫ’が”Ｈ”になったとき、Ｄ－フリップフロップ１０は”Ｌ”を検出し、Ｄ－フリップフロップ２０は”Ｌ”を検出する。このためクロック信号ＣＬＫ’の立ち下がりのタイミングで、Ｄ－フリップフロップ１０の出力信号Ｑ１は”Ｌ”に遷移し、Ｄ－フリップフロップ２０の出力信号Ｑ２Ｂは”Ｈ”に遷移する。このときＡＮＤ回路３２の出力信号Ｄ２は”Ｌ”のままである。
２回目にクロック信号ＣＬＫ’が”Ｈ”になったとき、Ｄ－フリップフロップ１０は”Ｈ”を検出し、Ｄ－フリップフロップ２０は”Ｌ”を検出する。このためクロック信号ＣＬＫ’の立ち下がりのタイミングで、Ｄ－フリップフロップ１０の出力信号Ｑ１は”Ｈ”に遷移する。Ｄ－フリップフロップ２０の出力信号Ｑ２Ｂは”Ｈ”のままである。このときＡＮＤ回路３２の出力信号Ｄ２は”Ｈ”に遷移する。
３回目にクロック信号ＣＬＫ’が”Ｈ”になったとき、Ｄ－フリップフロップ１０は”Ｈ” を検出し、Ｄ－フリップフロップ２０は”Ｈ”を検出する。このため、クロック信号ＣＬＫ’の立ち下がりのタイミングで、Ｄ－フリップフロップ２０の出力信号Ｑ２Ｂは”Ｌ”に遷移する。このときＡＮＤ回路３２の出力信号Ｄ２も”Ｌ”に遷移し、初期状態と一致する。
このようにクロックごとに（Ｑ１，Ｑ２Ｂ）＝（Ｈ，Ｌ），（Ｌ，Ｈ），（Ｈ，Ｈ），（Ｈ，Ｌ）…と、状態遷移を繰り返し３分周動作となる。
（制約の緩和）
次に、分周回路１８の詳細構成について説明する。
図５は図１に示す分周回路１８の詳細構成の一例を示す回路図である。図５に示すように、Ｄ－フリップフロップ１０、２０の各々は、マスタスレーブ型のフリップフロップである。Ｄ－フリップフロップ１０は、マスタ側のラッチ１２とスレーブ側のラッチ１４とを備えている。
マスタ側のラッチ１２は、ＣＬＫ端子に入力される信号が”Ｈ”の間はＤ端子に入力される信号を検出し、検出した信号をＱ端子から出力する。また、マスタ側のラッチ１２は、ＣＬＫ端子に入力される信号が”Ｌ”の間は出力状態を保持する。スレーブ側のラッチ１４は、ＣＬＫ端子に入力される信号が”Ｌ”の間はＤ端子に入力される信号を検出し、検出した信号をＱ端子から出力する。また、スレーブ側のラッチ１４は、ＣＬＫ端子に入力される信号が”Ｈ”の間は出力状態を保持する。
同様に、Ｄ－フリップフロップ２０も、マスタ側のラッチ２２とスレーブ側のラッチ２４とを備えている。マスタ側のラッチ２２は、ＣＬＫ端子に入力される信号が”Ｈ”の間はＤ端子に入力される信号を検出し、検出した信号をＱ端子から出力する。また、マスタ側のラッチ２２は、ＣＬＫ端子に入力される信号が”Ｌ”の間は出力状態を保持する。スレーブ側のラッチ２４は、ＣＬＫ端子に入力される信号が”Ｌ”の間はＤ端子に入力される信号を検出し、検出した信号の反転論理値をＱＢ端子から出力する。また、スレーブ側のラッチ２４は、ＣＬＫ端子に入力される信号が”Ｈ”の間は出力状態を保持する。
上記の構造の分周回路では、Ｄ－フリップフロップ２０の出力信号Ｑ２Ｂの値がラッチ２２に伝搬するまでに遅延する。分周器の動作周波数は、この遷移遅延時間によって制約される。
図６は遷移遅延を説明するためのタイミングチャートである。
デューティ比調整前のクロック信号ＣＬＫを入力した場合について説明すると、ｄｅｌａｙ１はＡＮＤ回路３２の遷移遅延時間であり、ｄｅｌａｙ２はラッチ２４の遷移遅延時間である。ラッチ２４は、クロック信号ＣＬＫの立ち上がりのタイミングからｄｅｌａｙ２だけ遅れて出力信号Ｑ２Ｂを出力する。Ｄ－フリップフロップ２０は、Ｄ－フリップフロップ１０、ＡＮＤ回路３２等、次段に接続される回路の入力容量を駆動する必要があり、これに起因して出力信号Ｑ２Ｂが伝搬するまでの遅延時間ｄｅｌａｙ２を増大させる。
ＡＮＤ回路３２は、出力信号Ｑ２Ｂの出力からさらにｄｅｌａｙ１だけ遅れて出力信号Ｄ２を出力する。また、ラッチ２２がクロックの立ち下がりのタイミングで論理値を正しく検出するためには、立ち下がりのタイミングよりｔｓだけ早い時間にラッチ２２の入力信号Ｄ２の論理値が確定する必要がある。この時間ｔｓは、ラッチ２２のセットアップ時間と呼ばれる。
したがって、クロック信号ＣＬＫが”Ｈ”に立ち上がってから次の立ち下がりのタイミングまでに、出力信号Ｑ２Ｂの値がラッチ２２に伝搬する必要がある。ここで、クロック信号ＣＬＫの”Ｈ”の時間幅をｔｃｌｋＨとすると、図６から分かるように、分周器が正常動作するためには下記式（１）で表す条件を満たす必要がある。換言すれば、下記式（１）で表す条件を満たさない場合は、分周器は動作不能に陥り、動作速度の著しい低下を招く。
上述した通り、デューティ比調整回路４０は、クロック信号ＣＬＫより”Ｈ”の区間が長いクロック信号ＣＬＫ’を出力する。クロック信号ＣＬＫ’の”Ｈ”の時間幅をｔｃｌｋ'Ｈとすると、以下の関係が成立する。
したがって、デューティ比調整後のクロック信号ＣＬＫ’を入力する場合は、下記式（３）で表す条件を満たす必要がある。
上記式（１）～（３）から分かるように、デューティ比調整後のクロック信号ＣＬＫ’を用いることで分周器の動作条件が緩和されるため、デューティ比調整前のクロック信号ＣＬＫを用いる場合と比較して高速動作が可能となる。
例えば、セットアップ時間ｔｓが５０ｐｓ（ピコ秒）、ｄｅｌａｙ１が３０ｐｓ、ｄｅｌａｙ２が２０ｐｓの場合、合計値は１００ｐｓとなる。この場合は、５ＧＨｚで分周器が動作不能となる。５ＧＨｚ信号の周期は２００ｐｓであり、デューティ比が５０％のときｔｃｌｋＨが１００ｐｓとなり、上記式（１）を満たすことができないためである。これに対し、デューティ比が７５％のときにはｔｃｌｋ'Ｈが１５０ｐｓとなり、上記式（３）を満たすので動作可能となる。本実施の形態では、遷移遅延時間やセットアップ時間を考慮して、ｔｃｌｋ'Ｈが上記式（３）を満たすように、デューティ比を調整する。
Ｄ－フリップフロップはクロック信号の立ち下がりのタイミングで状態を遷移するため、クロック信号のデューティ比を変更しても得られる分周信号は変わらない。デューティ比調整後のクロック信号ＣＬＫ’では”Ｌ”の区間が短くなるが、Ｄ－フリップフロップ内部のラッチ間における信号の遷移遅延とセットアップ時間とが上記式（３）の条件を満たせばよく、ラッチ間の容量負荷は小さく設計できるため、動作速度への影響は無視できる。
以上、詳細に説明した通り、第１の実施の形態では、分周器に、分周回路１８に入力するクロック信号のデューティ比を調整するデューティ比調整回路４０を設けたことにより、遷移遅延等により制約される分周器の動作条件を緩和することができ、分周器の高速動作において安定した動作を可能とすることができる。
＜第２の実施の形態＞
第２の実施形態は、デューティ比調整回路の構成が異なる以外は、第１の実施形態と同様であるため、異なる部分のみ説明する。
図７は第２の実施形態に係るデューティ比調整回路の構成の一例を示す回路図である。図７に示すデューティ比調整回路４０Ａは、別の分周回路である。即ち、第２の実施形態では、分周回路の前段に異なる分周回路を接続することで、前段の分周回路をデューティ比調整回路４０Ａとしたものである。
デューティ比調整回路４０Ａは、ＮＯＴ回路８２、８４と、ＰＭＯＳ５０、５６、７０、７６と、ＮＭＯＳ５２、５４、５８、６０、７２、７４、７８、８０とを備えている。
ＰＭＯＳ５０のソース端子が電源電位Ｖｄｄに接続されると共に、ドレイン端子がＮＭＯＳ５２のドレイン端子に接続され、ＮＭＯＳ５２のソース端子が接地されてインバータ回路を構成している。同様に、ＰＭＯＳ５６とＮＭＯＳ５８もインバータ回路を構成している。ＮＭＯＳ５４はＮＭＯＳ５２と並列に接続され、ＮＭＯＳ６０はＮＭＯＳ５８と並列に接続されている。２つのインバータ回路はクロスカップリングされて、マスタ側のラッチ１００を構成する。同様に、ＰＭＯＳ７０、７６と、ＮＭＯＳ７２、７４、７８、８０とは、スレーブ側のラッチ２００を構成する。
マスタ側のラッチ１００のＰＭＯＳ５０とＮＭＯＳ５２との間のノードｎ１は、ノードｎ５を介してスレーブ側のラッチ２００のＮＭＯＳ７８のゲート端子に接続されている。同様に、ノードｎ２は、ＮＭＯＳ７４のゲート端子に接続されている。スレーブ側のラッチ２００のＰＭＯＳ７０とＮＭＯＳ７２との間のノードｎ３は、マスタ側のラッチ１００のＮＭＯＳ５４のゲート端子に接続されている。同様に、ノードｎ４は、ＮＭＯＳ５８のゲート端子に接続されている。
入力端子は、ＰＭＯＳ５０、５６のゲート端子に接続されると共に、ＮＯＴ回路８２を介してＰＭＯＳ７０、７６のゲート端子に接続されている。ノードｎ５は、ＮＯＴ回路８４を介して出力端子に接続されている。図７に示す回路は２分周回路として機能し、入力端子から入力されたクロック信号ＣＬＫを２分周して、デューティ比が７５％のクロック信号ＣＬＫ’を出力端子から出力する。
図８は、図７に示すデューティ比調整回路４０Ａの模式図である。図８に示すように、デューティ比調整回路４０Ａは、マスタ側のラッチ１００に相当するＤ－フリップフロップ（Ｄ－ＦＦ１）と、スレーブ側のラッチ２００に相当するＤ－フリップフロップ（Ｄ－ＦＦ２）とを備えている。ここで、各信号は以下のように定義できる。
信号Ｓ１：マスタ側ラッチの入力信号／スレーブ側ラッチの反転出力信号
信号Ｓ２：マスタ側ラッチの出力信号/スレーブ側ラッチの入力信号
信号Ｓ３：マスタ側ラッチの反転入力信号/スレーブ側ラッチの出力信号
信号Ｓ４：マスタ側ラッチの反転出力信号/スレーブ側ラッチの反転入力信号
信号ＣＬＫＢ：クロック信号ＣＬＫの反転信号
図９は図７に示すデューティ比調整回路の調整原理を説明するためのタイミングチャートである。入力されたクロック信号ＣＬＫが”Ｈ”のとき、ＰＭＯＳ５０、５６はオフでマスタ側のラッチ１００はクロック信号ＣＬＫが”Ｈ”の間は入力される信号を検出し、ＰＭＯＳ７０、７６はオンでスレーブ側のラッチ２００は出力状態を保持する。逆に、入力されたクロック信号ＣＬＫが”Ｌ”のときは、逆に、スレーブ側のラッチ２００はクロック信号ＣＬＫＢが”Ｈ”の間は入力される信号を検出し、マスタ側のラッチ１００は出力状態を保持する。
初期状態では、信号Ｓ１、信号Ｓ２、及び信号Ｓ３は”Ｌ”、信号Ｓ４は”Ｈ”であると仮定する。
最初にクロック信号ＣＬＫが”Ｈ”になったとき、マスタ側のラッチ１００は、入力信号Ｓ１が”Ｌ”であり、反転入力信号Ｓ３が”Ｌ”であることを検出する。一方、スレーブ側のラッチ２００は、クロック信号ＣＬＫＢの立ち下がりのタイミングで、入力信号Ｓ２が”Ｌ”であることに応じて出力信号Ｓ３を”Ｌ”に維持し、反転入力信号Ｓ４が”Ｈ”であることに応じて反転出力信号Ｓ１を”Ｈ”に遷移させて、その出力を保持する。
最初のクロック信号ＣＬＫの立ち下がりのタイミングで、即ち、最初のクロック信号ＣＬＫＢが”Ｈ”になったとき、スレーブ側のラッチ２００は、入力信号Ｓ２が”Ｌ”であり、反転入力信号Ｓ４が”Ｌ”であることを検出する。一方、マスタ側のラッチ１００は、入力信号Ｓ１が”Ｈ”であることに応じて出力信号Ｓ２を”Ｈ”に遷移させ、入力信号Ｓ３が”Ｌ”であることに応じて反転出力信号Ｓ４を”Ｌ”に維持して、その出力を保持する。
２回目にクロック信号ＣＬＫが”Ｈ”になったとき、マスタ側のラッチ１００は、入力信号Ｓ１が”Ｌ”であり、反転入力信号Ｓ３が”Ｌ”であることを検出する。一方、スレーブ側のラッチ２００は、クロック信号ＣＬＫＢの立ち下がりのタイミングで、入力信号Ｓ２が”Ｈ”であることに応じて出力信号Ｓ３を”Ｈ”に遷移させ、反転入力信号Ｓ４が”Ｌ”であることに応じて反転出力信号Ｓ１を”Ｌ”に維持して、その出力を保持する。
２回目のクロック信号ＣＬＫの立ち下がりのタイミングで、即ち、２回目のクロック信号ＣＬＫＢが”Ｈ”になったとき、スレーブ側のラッチ２００は、入力信号Ｓ２が”Ｌ”であり、反転入力信号Ｓ４が”Ｌ”であることを検出する。一方、マスタ側のラッチ１００は、入力信号Ｓ１が”Ｌ”であることに応じて出力信号Ｓ２を”Ｌ”に維持し、入力信号Ｓ３が”Ｈ”であることに応じて反転出力信号Ｓ４を”Ｈ”に遷移させて、その出力を保持する。これで初期状態に戻る。
この通り、マスタ側のラッチ１００とスレーブ側のラッチ２００とは、クロック信号の切り替わりに応じて入力検知と出力保持の動作を交互に行う、以上のサイクルを繰り返す。この結果、図７に示す回路の出力端子からは、信号Ｓ４の反転信号として、デューティ比が７５％のクロック信号ＣＬＫ’が出力される。
第２の実施の形態によれば、第１の実施形態と同様の効果が得られる外に、遅延素子を用いた１の実施形態のデューティ比調整回路に比べて、デューティ比が５０％以上のクロック信号を精度よく生成することができる。例えば、図７に示すデューティ比調整回路４０Ａの回路構成では、デューティ比が７５％のクロック信号ＣＬＫ’を高い精度で生成することができる。
＜変形例＞
なお、上記実施の形態で説明した分周回路及び分周回路の制御方法の構成は一例であり、本発明の主旨を逸脱しない範囲内においてその構成を変更してもよいことは言うまでもない。
上記の第１及び第２の実施形態では、Ｄ－フリップフロップが、クロック信号の立ち上がりのタイミングで出力信号の論理値が変化するポジティブエッジトリガである場合について説明したが、Ｄ－フリップフロップが、クロック信号の立ち下がりのタイミングで出力信号の論理値が変化するネガティブエッジトリガであってもよい。ネガティブエッジトリガの場合は、入力するクロック信号の”Ｌ”の区間を長くすることで同様の効果を得ることができる。
上記の第１及び第２の実施形態では、特定構成の２／３分周回路について説明したが、３／４分周回路等、同様の動作条件によって動作周波数が制約される回路についてもこの技術を適用することができる
上記の第１及び第２の実施形態では、特定構成のデューティ比調整回路を例示したが、デューティ比調整回路の構成はこれに限定されない。例えばクロック信号の位相を変化させて位相を変化させる前の信号と論理和をとることによりデューティ比を調整することもできる。
１０ Ｄ－フリップフロップ
１２ ラッチ
１４ ラッチ
１８ 分周回路
２０ Ｄ－フリップフロップ
２２ ラッチ
２４ ラッチ
３０ ＯＲ回路
３２ ＡＮＤ回路
４０ デューティ比調整回路
４０Ａ デューティ比調整回路
４２ 遅延素子
４４ ＯＲ回路
８２ ＮＯＴ回路
８４ ＮＯＴ回路
１００ ラッチ
２００ ラッチ
Ｖｄｄ 電源電位
ｎ１ ノード
ｎ２ ノード
ｎ３ ノード
ｎ４ ノード

Claims (7)

  1. 複数のフリップフロップで構成され、入力される第１のクロック信号を制御信号に応じた分周比で分周する分周回路と、
    入力される第２のクロック信号のデューティ比を調整して前記第１のクロック信号を出力する調整回路と、
    を備え、
    前記調整回路は、
    前記フリップフロップがポジティブエッジトリガである場合は、前記第１のクロック信号のデューティ比が大きくなるように調整し、前記フリップフロップがネガティブエッジトリガである場合は、前記第１のクロック信号のデューティ比が小さくなるように調整する、
    分周器。
  2. 前記分周回路は、
    前記第１のクロック信号が高レベルの間は入力される信号の論理値を検出し、前記第１のクロック信号の立ち下がり又は立ち上がりで検出した論理値を表す信号を出力する第１のフリップフロップと、
    前記第１のクロック信号が高レベルの間は入力される信号の論理値を検出し、前記第１のクロック信号の立ち下がり又は立ち上がりで検出した論理値の反転論理値を表す信号を出力する第２のフリップフロップと、
    前記第１のフリップフロップの出力信号と前記制御信号とを入力し、２つの入力信号の論理値の論理和を表す信号を出力するＯＲ回路と、
    前記ＯＲ回路の出力信号と前記第２のフリップフロップからの帰還信号とを入力し、２つの入力信号の論理値の論理積を表す信号を前記第２のフリップフロップに出力するＡＮＤ回路と、を備え、
    前記第２のフリップフロップからの帰還信号を前記第１のフリップフロップに入力する、
    請求項１に記載の分周器。
  3. 前記第１のフリップフロップ及び前記第２のフリップフロップが、マスタ側ラッチとスレーブ側ラッチとを備えるマスタスレーブ型のフリップフロップである、
    請求項２に記載の分周器。
  4. 前記調整回路は、
    前記フリップフロップがポジティブエッジトリガである場合の前記第１のクロック信号のＨの時間幅、又は、前記フリップフロップがネガティブエッジトリガである場合の前記第１のクロック信号のＬの時間幅が、前記ＡＮＤ回路の遷移遅延時間、前記第２のフリップフロップの前記スレーブ側ラッチの遷移遅延時間、及び前記第２のフリップフロップの前記スレーブ側ラッチのセットアップ時間の和よりも大きくなるように、デューティ比を調整する、
    請求項３に記載の分周器。
  5. 前記調整回路は、
    入力された第３のクロック信号を分周して遅延させて、遅延させた第４のクロック信号を出力する遅延素子と、
    前記第３のクロック信号と前記第４のクロック信号とを入力し、２つの入力信号の論理値の論理和をとり、前記第１のクロック信号を出力するＯＲ回路と、を備える、
    請求項１から請求項４までのいずれか１項に記載の分周器。
  6. 前記調整回路は、
    マスタ側ラッチとスレーブ側ラッチとを備えるマスタスレーブ型の分周器である、
    請求項１から請求項４までのいずれか１項に記載の分周器。
  7. 複数のフリップフロップで構成され、入力される第１のクロック信号を制御信号に応じた分周比で分周する分周回路と、入力される第２のクロック信号のデューティ比を調整して前記第１のクロック信号を出力する調整回路と、を備える分周器の制御方法であって、
    前記分周回路に分周比を指定する前記制御信号を入力すると共に、前記調整回路を制御して、前記フリップフロップがポジティブエッジトリガである場合は、前記第１のクロック信号のデューティ比が大きくなるように調整し、前記フリップフロップがネガティブエッジトリガである場合は、前記第１のクロック信号のデューティ比が小さくなるように調整する、
    分周器の制御方法。
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