KR100682266B1 - 차동 출력 ｔｓｐｃ ｄ-타입 플립플롭 및 이를 이용한주파수 분주기 - Google Patents

차동 출력 ｔｓｐｃ ｄ-타입 플립플롭 및 이를 이용한주파수 분주기 Download PDF

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Abstract

본 발명은 풀 스윙으로 차동 출력 신호를 발생하는 차동 출력 TSPC D-타입 플립플롭 및 이를 이용하여 차동 I/Q 클록을 생성하는 주파수 분주기에 관한 것이다.
본 발명에 따른 차동 출력 TSPC D-타입 플립플롭은 입력되는 하나의 클럭 신호에 따라 입력 신호에 대한 반전 신호를 출력하는 제1 TSPC D-타입 플립플롭과 제2 TSPC D-타입 플립플롭, 그리고 제1 및 제2 TSPC D-타입 플립플롭의 출력 신호를 입력받아 차동 신호를 출력시키는 신호 출력부로 구성된다.
이와 같이 구성된 차동 출력 TSPC D-타입 플립플롭을 이용한 주파수 분주기는 풀 스윙으로 차동 I/Q 클록을 발생할 수 있으며, 이에 따라 CMOS 집적회로 상에서 풀 스윙하는 차동 I/Q 클록을 출력하는 주파수 분주기가 필요한 경우에 이용이 가능할 뿐만 아니라 RF 회로에서 많이 사용되는 차동 I/Q 국부 발진기 신호를 발생시키는데 적합하게 이용이 가능하다.
풀 스윙, 차동 출력, TSPC, 주파수 분주기

Description

차동 출력 ＴＳＰＣ Ｄ-타입 플립플롭 및 이를 이용한 주파수 분주기{Differential output TSPC D-type flip flop and frequency divider using it}
도 1은 CML 방식의 D-타입 플립플롭을 이용한 주파수 분주기를 도시해 놓은 도면,
도 2는 TSPC D-타입 플립플롭을 도시한 회로도,
도 3은 본 발명에 따른 차동 출력 TSPC D-타입 플립플롭을 도시한 회로도,
도 4는 본 발명에 따른 차동 I/Q 클록을 생성하는 주파수 분주기를 도시한 도면이다.
본 발명은 차동 신호를 출력하는 TSPC D-타입 플립플롭(Flip Flop) 및 이를 이용한 주파수 분주기에 관한 것이다.
CMOS 집적회로에서 사용되는 주파수 분주기(Frequency Divider)는 CML(Current Mode Logic), Static Logic, 또는 TSPC(True Single Phase Clock) Logic 등으로 구성할 수 있다. 이 중에서 가장 동작 속도가 빠른 것은 CML 방식이고 그 다음이 TSPC Logic, Static Logic 순이다.
일반적으로 CML 방식의 D-타입 플립플롭(Flip Flop) 두 개로 구성된 1/4 주파수 분주기가 차동 I/Q(In-phase/Quadrature-phase) 클록을 발생하는데 널리 사용되고 있다. 그러나 CML 방식의 주파수 분주기는 180도 위상 차를 가지는 차동 클록 신호(CLK,CLKN)를 입력으로 필요로 한다.
또한, 주파수 분주기의 출력전압의 레벨은 바이어스 전류와 출력 저항에 의해서 결정되고 그에 따라서 출력 스윙도 결정되는데, CML 방식의 주파수 분주기는 1.8V의 공급전압을 사용할 경우에 출력전압의 레벨이 500~600mV정도인 작은 출력 스윙을 가진다.
한편, 고속의 VLSI(Very Large Scale Integrated) 시스템에서 플립플롭은 다중 클록 신호 환경에서 클록 신호들 사이의 위상관계는 정확히 제어할 수 있기는 하지만 이를 위해서는 복잡한 과정이 요구되기 때문에 하나의 클록 신호, 하나의 위상을 가지는 클록 신호로 시스템을 동작시키는 것이 바람직하다. 이러한 이유로 하나의 클록 신호로 동작하는 플립플롭(Flip Flop)이 선호되어 지속적으로 개발되어 왔으며, 이러한 플립플롭을 TSPC(True Single Phase Clock) 플립플롭이라 한다.
TSPC 플립플롭 중에서도 일반적으로 많이 사용되는 타입이 D-타입 플립플롭이고, TSPC D-타입 플립플롭은 특히 고속 싱크로너스(Synchronous) 디지털 시스템이나 통신용으로 쓰이는 프리스케일러(Prescaler) 등에 많이 사용된다.
TSPC 방식의 D-타입 플립플롭은 풀(Full) 스윙 출력 신호를 발생하지만 싱글 출력 신호만을 발생함으로써 차동 I/Q 클록을 발생하지 못하는 단점이 존재한다.
그러므로 본 발명은 상기와 같은 문제점을 해결하고자 창출된 것으로, 풀 스윙으로 차동 출력신호를 발생하는 차동 출력 TSPC D-타입 플립플롭 및 이를 이용하여 차동 I/Q 클록을 생성하는 주파수 분주기를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 차동 출력 TSPC D-타입 플립플롭은 하나의 클럭 신호에 따라 입력 신호를 반전 출력하는 제1 TSPC D-타입 플립플롭과 제2 TSPC D-타입 플립플롭; 및 상기 제1 및 제2 TSPC D-타입 플립플롭의 출력 신호를 입력받아 차동 신호로 출력하는 신호 출력부;를 포함하여 이루어진다.
여기서, 상기 신호 출력부는 상기 제1 TSPC D-타입 플립플롭의 출력 신호를 드레인으로 입력하고 상기 제2 TSPC D-타입 플립플롭의 출력 신호를 게이트로 입력하는 제1 트랜지스터와, 상기 제2 TSPC D-타입 플립플롭의 출력 신호를 드레인으로 입력하고 상기 제1 TSPC D-타입 플립플롭의 출력 신호를 게이트로 입력하는 제2 트랜지스터로 구성되며, 상기 제1 트랜지스터와 제2 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 한다.
본 발명에 따른 주파수 분주기는 제1 차동 출력 TSPC D-타입 플립플롭과 제2 차동 출력 TSPC D-타입 플립플롭이 캐스케이드(Cascade)로 연결되고, 상기 제2 차동 출력 TSPC D-타입 플립플롭의 차동 출력 신호가 상기 제1 차동 출력 TSPC D-타입 플립플롭의 반대 부호 입력단으로 입력되도록 구성된다.
여기서, 상기 제 1 차동 출력 TSPC D-타입 플립플롭과 제 2 차동 출력 TSPC D-타입 플립플롭은 하나의 클럭 신호에 따라 입력 신호를 반전 출력하는 제1 TSPC D-타입 플립플롭과 제2 TSPC D-타입 플립플롭; 및 상기 제1 및 제2 TSPC D-타입 플립플롭의 출력 신호를 입력받아 차동 신호로 출력하는 신호 출력부;를 포함하여 이루어진다.
그리고, 상기 신호 출력부는 상기 제1 TSPC D-타입 플립플롭의 출력 신호를 드레인으로 입력하고 상기 제2 TSPC D-타입 플립플롭의 출력 신호를 게이트로 입력하는 제1 트랜지스터와, 상기 제2 TSPC D-타입 플립플롭의 출력 신호를 드레인으로 입력하고 상기 제1 TSPC D-타입 플립플롭의 출력 신호를 게이트로 입력하는 제2 트랜지스터로 구성되며, 상기 제1 트랜지스터와 제2 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 한다.
이하에서는 첨부된 도면들을 참조하여 본 발명을 보다 상세히 설명한다. 다만, 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다.
도 1은 CML 방식의 D-타입 플립플롭을 이용한 주파수 분주기를 도시해 놓은 도면으로, 입력 클록의 주파수를 1/4 분주하며 차동 I/Q 클록(I_P,I_N)(Q_P,Q_N)을 발생하는 주파수 분주기(100)이다.
일반적으로 CML 방식의 D-타입 플립플롭을 한 개 이용하여 1/2 분주하는 주 파수 분주기에서도 차동 I/Q 클록을 발생할 수는 있지만 입력 클록의 듀티비(Duty Ratio)가 I/Q 위상에 영향을 주므로 정확한 I/Q 위상을 가지는 신호를 발생하기가 어렵다.
그래서 보다 정확한 I/Q 위상을 가지는 신호가 필요할 경우, 도면에 도시된 바와 같이 제1 CML D-타입 플립플롭(102a)과 제2 CML D-타입 플립플롭(102b)을 캐스케이드로 연결한다. 그리고, 제2 CML D-타입 플립플롭(102b)의 차동 출력단(Q,QN)을 제1 CML D-타입 플립플롭(102a)의 차동 입력단(D,DN)에 반대 부호로 서로 연결한다.
이에 따라, 제2 CML D-타입 플립플롭(102b)의 차동 출력 신호는 각각 제1 CML D-타입 플립플롭(102a)에 반대 부호 입력단으로 인가되고 제1 CML D-타입 플립플롭(102a)에서 발생된 차동 출력 신호는 각각 제2 CML D-타입 플립플롭(102b)의 동일한 부호 입력단으로 인가된다. 그리고 제1 CML D-타입 플립플롭(102a)과 제2 CML D-타입 플립플롭(102b) 각각은 180도 위상 차를 가지는 차동 클럭신호(CLK,CLKN)를 입력받는다. 제1 CML D-타입 플립플롭(102a)과 제2 CML D-타입 플립플롭(102b)은 그 입력받은 차동 클럭신호(CLK,CLKN) 및 차동 입력 신호에 의해서 각각 주파수 분주 동작을 수행하고 클럭신호(CLK,CLKN)의 주파수가 1/4 분주된 차동 출력 신호를 발생한다.
이때에 두 CML D-타입 플립플롭(102a,102b)에서 발생되는 차동 출력 신호는 서로 90도 위상 차를 가지며, 제1 CML D-타입 플립플롭(102a)에서 차동 I(In-phase) 출력 신호(I_P,I_N)를 제2 CML D-타입 플립플롭(102b)에서 차동 Q(Quadrature-phase) 출력 신호(Q_P,Q_N)를 발생한다.
도 2는 TSPC D-타입 플립플롭을 도시한 회로도로, 본 발명에서 이용되는 TSPC D-타입 플립플롭의 구성을 도시하고 있다.
도면에 도시된 바와 같이 TSPC D-타입 플립플롭(200)은 입력신호(D)를 게이트로 입력하는 제1 트랜지스터(M1) 및 제3 트랜지스터(M3)와, 클럭신호(CLK)를 게이트로 입력하며 제1 트랜지스터(M1) 및 제3 트랜지스터(M3) 사이에 접속된 제2 트랜지스터(M2)와, 제2 트랜지스터(M2)와 제1 트랜지스터(M1) 사이의 제1 노드(N1)에 게이트가 접속된 제5 트랜지스터(M5)와, 클럭신호(CLK)를 게이트로 입력하며 제5 트랜지스터(M5)의 소오스 및 드레인에 각각 접속된 제4 트랜지스터(M4) 및 제6 트랜지스터(M6)와, 제5 트랜지스터(M5)와 제6 트랜지스터(M6) 사이의 제2 노드(N2)에 게이트가 접속되어진 제7 트랜지스터(M7) 및 제9 트랜지스터(M9)와, 클럭신호(CLK)를 게이트로 입력하며 제7 트랜지스터(M7) 및 제9 트랜지스터(M9) 사이에 접속된 제8 트랜지스터(M8)를 구비한다.
이러한 구성을 가지는 TSPC D-타입 플립플롭(200)은 우선, 크게 클럭신호(CLK)가 로우(low)인 경우와 로우에서 하이(high)로 천이한 이후의 두 가지 경우로 나누어 살펴볼 수 있다.
첫 번째로 클럭신호(CLK)가 로우인 경우 입력신호(D)가 로우이면 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)가 턴-온되고 제1 트랜지스터(M1)가 턴-오프되어 제2 트랜지스터(M2)의 드레인에 접속되는 제1 노드(N1)는 하이상태가 된다. 이 경우, 제5 트랜지스터(M5)가 턴-온되고 제6 트랜지스터(M6)도 입력 클럭신호(CLK)에 의해 턴-온된다. 그러면서 제6 트랜지스터(M6)의 드레인에 접속된 제2 노드(N2)는 하이상태로 프리차지(precharge)된다.
반면에, 클럭신호(CLK)가 로우인 경우 입력신호(D)가 하이이면 제1 노드(N1)는 상기와 반대로 로우상태가 된다. 하지만 이 경우도, 제5 트랜지스터(M5)가 턴-오프되고 제6 트랜지스터(M6)가 입력 클럭신호(CLK)에 의해 턴-온되며 제2 노드(N2)는 하이상태로 프리차지된다.
이와 같이 제2 노드(N2)가 프리차지되면 출력단자(QN)는 이전의 출력값을 래치(latch)하는 상태에 있게 되어 이전 출력값을 유지한다.
두 번째로 클럭신호(CLK)가 로우에서 하이로 천이하면 제1 노드(N1)의 값이 로우인지 하이인지에 따라 제2 노드(N2)는 프리차지된 하이상태가 그대로 유지되거나 로우상태로 방전될지가 결정된다. 결과적으로, 제2 노드(N2)의 상태가 하이인지 로우인지에 따라 출력단자(QN)는 로우 또는 하이로 결정된다.
TSPC D-타입 플립플롭(200)은 이와 같은 동작을 수행하며 입력되는 클럭신호(ClK)에 따라 입력 신호(D)에 반전되는 싱글 출력신호(QN)를 출력한다.
도 3은 본 발명에 따른 차동 출력 TSPC D-타입 플립플롭을 도시한 회로도이다.
도면에 도시된 바와 같이, 본 발명에 따라 차동 신호를 출력하는 TSPC D-타입 플립플롭(300)은 도 2를 통해 구성 및 동작을 언급한 바 있는 제1 TSPC D-타입 플립플롭(200a) 및 제2 TSPC D-타입 플립플롭(200b)과, 상기 두 플립플롭(200a,200b)의 출력단과 연결되는 신호 출력부(302)를 구비한다.
여기서, 제1 TSPC D-타입 플립플롭(200a) 및 제2 TSPC D-타입 플립플롭(200b)은 동일한 클록 신호(CLK)를 인가받으며 동작한다.
그리고 제1 TSPC D-타입 플립플롭(200a) 및 제2 TSPC D-타입 플립플롭(200b)의 출력단은 신호 출력부(302)와 연결된다. 신호 출력부(302)는 제1 TSPC D-타입 플립플롭(200a) 및 제2 TSPC D-타입 플립플롭(200b)의 각 출력 신호를 입력받고, 그 입력받은 두 신호의 위상이 서로 180도 차이를 가지도록 신호의 위상을 조절시키며 차동 신호(QN,Q)를 출력한다.
그리하여 본 발명에 따른 TSPC D-타입 플립플롭(300)은 각기 독립적으로 동작되는 제1 TSPC D-타입 플립플롭(200a) 및 제2 TSPC D-타입 플립플롭(200b)의 출력 신호가 신호 출력부(302)를 통해 서로 차동 신호(QN,Q)가 출력되도록 구성된다.
본 발명에서 제안하는 신호 출력부(302)는 크로스 커플드(Cross Coupled)된 두 개의 트랜지스터로 구성된 것을 특징으로 한다.
도면에 도시된 바와 같이 크로스 커플드(Cross Coupled)된 두 개의 트랜지스터는 제1 TSPC D-타입 플립플롭(200a)의 출력 신호를 드레인으로 입력하고 제2 TSPC D-타입 플립플롭(200b)의 출력 신호를 게이트로 입력하는 제1 트랜지스터(T1)와, 제2 TSPC D-타입 플립플롭(200b)의 출력 신호를 드레인으로 입력하고 제1 TSPC D-타입 플립플롭(200a)의 출력 신호를 게이트로 입력하는 제2 트랜지스터(T2)로 구성된다.
다시 말해서, 크로스 커플드(Cross Coupled)된 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 자신의 드레인으로 입력되는 신호와 동일한 신호가 상대방 트랜 지스터의 게이트 입력으로 인가되도록 연결된다.
이에 따라, 서로 교차하여 제1 트랜지스터(T1)를 통해 흐르는 전류의 양은 제2 TSPC D-타입 플립플롭(200a)의 출력 신호 전압 레벨에 의해서 제어되고 제2 트랜지스터(T2)를 통해 흐르는 전류의 양은 제1 TSPC D-타입 플립플롭(200a) 출력 신호 전압 레벨에 의해서 제어된다.
그래서 하나의 예로 제2 TSPC D-타입 플립플롭(200a)의 출력 신호 전압 레벨이 제1 TSPC D-타입 플립플롭(200a) 출력 신호 전압 레벨보다 높지만, 서로 차동적인 신호의 전압 레벨을 가지지 않는 경우, 제2 TSPC D-타입 플립플롭(200a)의 출력 신호를 게이트로 입력하는 제1 트랜지스터(T1)는 제2 트랜지스터(T2)보다 드레인과 소오스 사이에 상대적으로 많은 전류 흐름이 가능하게 되면서 드레인에 인가되는 제1 TSPC D-타입 플립플롭(200a)의 출력 신호 전압을 방전시키며 전압 레벨을 낮춘다. 그리고 이와 반대로 제2 트랜지스터(T2)는 드레인에 인가되는 제2 TSPC D-타입 플립플롭(200a)의 출력 신호 전압을 차지시키게 되면서 전압 레벨을 올린다.
이와 같은 동작을 통해 크로스 커플드(Cross Coupled)된 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 제2 TSPC D-타입 플립플롭(200a)의 출력 신호 전압 레벨은 더 올리고 제1 TSPC D-타입 플립플롭(200a) 출력 신호 전압 레벨은 더 낮추어 , 서로 180도 위상 차를 가지는 차동 신호로 출력시킨다.
여기서, 크로스 커플드된 제1 및 제2 트랜지스터(T1,T2)는 NMOS 트랜지스터인 것을 특징으로 한다.
NMOS 트랜지스터는 입력되는 신호에서 폴링 에지(Falling Edge)가 발생할 때 에 GND로 신호의 상태를 바꾸는데 로딩이 작은 장점이 있다. 또한, 입력되는 신호에서 라이징 에지(Rising Edge)가 발생할 때에 PMOS보다는 지연 시간이 작고 구동 능력이 충분하므로 동작 속도에 미치는 영향이 작아 최대 동작 주파수가 기존의 TSPC D-타입 플립플롭과 거의 근접하도록 해 줄 수가 있다.
도 4는 본 발명에 따른 차동 I/Q 클록을 생성하는 주파수 분주기를 도시한 도면이다.
도 4에 도시된 주파수 분주기(400)는 본 발명에서 제안한 차동 출력 TSPC D-타입 플립플롭(300)을 이용하여 차동 I/Q 클록을 생성하는 주파수 분주기이며, 이 주파수 분주기에서 생성되는 차동 I/Q 클록은 입력되는 클록 신호(CLK)의 주파수가 1/4 분주된 신호이다.
본 발명에 따른 차동 I/Q 클록을 생성하는 주파수 분주기는 도면에 도시된 바와 같이 제1 차동 출력 TSPC D-타입 플립플롭(300a) 및 제2 차동 출력 TSPC D-타입 플립플롭(300b)을 캐스케이드(Cascade)로 연결한다.
그리고 제2 차동 출력 TSPC D-타입 플립플롭(300b)에서 발생되는 차동 출력 신호(Q,QN)가 제1 차동 출력 TSPC D-타입 플립플롭(300a)의 반대 부호 입력단(DN,D)으로 각각 입력되도록 연결을 이룬다.
제1 및 제2 차동 출력 TSPC D-타입 플립플롭(300a,300b)은 입력되는 클럭 신호(CLK)가 1/4 분주된 차동 출력 신호를 발생하며, 제1 차동 출력 TSPC D-타입 플립플롭(300a) 및 제2 차동 출력 TSPC D-타입 플립플롭(300b)은 각각 서로 90도 위상 차를 가지는 차동 I(In-phase) 클록 신호(I_P,I_N)을, 차동 Q(Quadrature- phase) 클록 신호(Q_P,Q_N)를 발생한다.
이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위 뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명에 따르면, 풀 스윙으로 차동 출력 신호를 발생하는 차동 출력 TSPC D-타입 플립플롭 및 이를 이용하여 I/Q 클록을 생성하는 주파수 분주기를 제공한다.
이에 따라 CMOS 집적회로 상에서 풀 스윙하는 차동 I/Q 클록을 출력하는 주파수 분주기가 필요한 경우에 이용이 가능할 뿐만 아니라 RF 회로에서 많이 사용되는 차동 I/Q 국부 발진기 신호를 발생하는데 적합하게 이용이 가능하다.
그리고, 풀 스윙 신호를 출력하므로 위상 잡음이 작고 수동(Passive) 믹서와 같이 큰 국부 발진기(LO : Local Oscillator) 신호를 요구하는 회로에 사용하기 좋다.
또한 본 발명에 따른 차동 출력 TSPC D-타입 플립플롭 및 이를 이용한 주파수 분주기는 저전력을 소모하고 7GHz 이상의 고속 동작이 가능하며, 기존의 CML 방 식의 주파수 분주기에서 구동을 위해 입력되어야 했던 반전 클럭 신호를 요구하지 않는다.

Claims (7)

  1. 하나의 클럭 신호에 따라 입력 신호를 반전 출력하는 제1 TSPC D-타입 플립플롭과 제2 TSPC D-타입 플립플롭; 및
    상기 제1 및 제2 TSPC D-타입 플립플롭의 출력 신호를 입력받아 차동 신호로 출력하는 신호 출력부;를 포함하여 이루어지는 차동 출력 TSPC D-타입 플립플롭.
  2. 제1 항에 있어서,
    상기 신호 출력부는
    상기 제1 TSPC D-타입 플립플롭의 출력 신호를 드레인으로 입력하고 상기 제2 TSPC D-타입 플립플롭의 출력 신호를 게이트로 입력하는 제1 트랜지스터와, 상기 제2 TSPC D-타입 플립플롭의 출력 신호를 드레인으로 입력하고 상기 제1 TSPC D-타입 플립플롭의 출력 신호를 게이트로 입력하는 제2 트랜지스터로 구성되는 것을 특징으로 하는 차동 출력 TSPC D-타입 플립플롭.
  3. 제2 항에 있어서,
    상기 제1 트랜지스터와 제2 트랜지스터는
    NMOS 트랜지스터인 것을 특징으로 하는 차동 출력 TSPC D-타입 플립플롭.
  4. 제1 차동 출력 TSPC D-타입 플립플롭과 제2 차동 출력 TSPC D-타입 플립플롭 이 캐스케이드(Cascade)로 연결되고,
    상기 제2 차동 출력 TSPC D-타입 플립플롭의 차동 출력 신호가 상기 제1 차동 출력 TSPC D-타입 플립플롭의 반대 부호 입력단으로 입력되도록 구성된 차동 출력 TSPC D-타입 플립플롭을 이용한 주파수 분주기.
  5. 제4 항에 있어서,
    상기 제 1 차동 출력 TSPC D-타입 플립플롭과 제 2 차동 출력 TSPC D-타입 플립플롭은
    하나의 클럭 신호에 따라 입력 신호를 반전 출력하는 제1 TSPC D-타입 플립플롭과 제2 TSPC D-타입 플립플롭; 및
    상기 제1 및 제2 TSPC D-타입 플립플롭의 출력 신호를 입력받아 차동 신호로 출력하는 신호 출력부;를 포함하여 이루어지는 것을 특징으로 하는 차동 출력 TSPC D-타입 플립플롭을 이용한 주파수 분주기.
  6. 제5 항에 있어서,
    상기 신호 출력부는
    상기 제1 TSPC D-타입 플립플롭의 출력 신호를 드레인으로 입력하고 상기 제2 TSPC D-타입 플립플롭의 출력 신호를 게이트로 입력하는 제1 트랜지스터와, 상기 제2 TSPC D-타입 플립플롭의 출력 신호를 드레인으로 입력하고 상기 제1 TSPC D-타입 플립플롭의 출력 신호를 게이트로 입력하는 제2 트랜지스터로 구성되는 것을 특 징으로 하는 차동 출력 TSPC D-타입 플립플롭을 이용한 주파수 분주기.
  7. 제6 항에 있어서,
    상기 제1 트랜지스터와 제2 트랜지스터는
    NMOS 트랜지스터인 것을 특징으로 하는 차동 출력 TSPC D-타입 플립플롭을 이용한 주파수 분주기.
KR1020060032422A 2006-04-10 2006-04-10 차동 출력 ｔｓｐｃ ｄ-타입 플립플롭 및 이를 이용한주파수 분주기 KR100682266B1 (ko)

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