KR100376914B1 - 이중 프리차지 디-타입 플립플롭 - Google Patents

Abstract

본 발명은 TSPC D-타입 플립플롭의 셋업타임을 줄이고 트랜지스터 개수를 줄일 수 있는 이중 프리차지 D-타입 플립플롭에 관한 것이다.

본 발명의 이중 프리차지 D-타입 플립플롭은 클럭신호에 응답하여 제1 노드가 프리차징되게 하는 제1 트랜지스터와; 클럭신호에 응답하여 제2 노드가 프리차징되게 하는 제2 트랜지스터와; 입력펄스에 응답하여 제1 노드의 프리차징 전압을 방전시키는 제3 트랜지스터와; 제1 노드의 전압상태에 응답하여 제2 노드의 프리차징 전압을 방전시키는 제4 트랜지스터와; 클럭신호에 응답하여 제3 및 제4 트랜지스터로부터의 방전전압을 방전시키는 제5 트랜지스터와; 제2 노드의 전압상태에 응답하여 출력라인에 공급전압이 충전되게 하는 제6 트랜지스터와; 제2 노드의 전압상태에 응답하여 출력라인의 전압을 방전시키는 제7 트랜지스터와; 출력라인과 제7 트랜지스터 사이에 접속되고 클럭신호에 응답하여 출력라인의 이전 전압상태가 래치되게 하는 제8 트랜지스터를 구비하는 것을 특징으로 한다.

본 발명에 의하면, 클럭이 로우가 될 때마다 내부의 두 노드를 프리차지함으로써 더 적은 개수의 트랜지스터를 이용한 설계가 가능하고 또한 셋업타임이 줄어들어 속도를 개선시킬 수 있다.

Description

이중 프리차지 디-타입 플립플롭{Dual Precharge D-type Flip-flop}

본 발명은 플립플롭에 관한 것으로, 특히 싱크로너스 디지털 시스템이나 통신용 프리스케일러 등에 쓰이는 TSPC D-타입 플립플롭의 구조를 바꾸어 셋업타임과 트랜지스터 개수를 줄일 수 있는 이중 프리차치 D-타입 플립플롭에 관한 것이다.

TSPC(True Single Phase Clock) D-타입 플립플롭은 일반적인 고속 싱크로너스 디지털 시스템이나 통신용으로 쓰이는 프리스케일러 등에 많이 사용된다. TSPC D-타입 플립플롭은 한 종류만의 클럭이 필요하여 클럭선이 단순해질 수 있고, 전파 지연이 적은 장점이 있는 반면, 셋업 타임이 길어 속도가 제한된다는 단점이 있다.

도 1을 참조하면, 종래의 TSPC D-타입 플립플롭의 기본구조를 나타내는 회로도가 도시되어 있다. 도 1에 도시된 TSPC D-타입 플립플롭은 입력신호(D)를 게이트로 입력하는 제1 PMOS 및 NMOS 트랜지스터(MP0, MN0)와, 클럭신호(CLK)를 게이트로 입력하며 제1 PMOS 및 NMOS 트랜지스터(MP0, MN0) 사이에 접속된 제2 PMOS 트랜지스터(MP1)와, 제2 PMOS 트랜지스터(MP1)과 제1 NMOS 트랜지스터(MN0) 사이의 제1 노드(A)에 게이트가 접속된 제2 NMOS 트랜지스터(MN1)와, 클럭신호(CLK)를 게이트로 입력하며 제2 NMOS 트랜지스터(MN1)의 소스 및 드레인에 각각 접속된 제3 PMOS 및 NMOS 트랜지스터(MP2, MN2)와, 제3 PMOS 트랜지스터(MP2)와 제2 NMOS 트랜지스터(MN1) 사이의 제2 노드(B)에 게이트가 각각 접속되어진 제4 PMOS 트랜지스터(MP3) 및 제5 NMOS 트랜지스터(MN4)와, 클럭신호(CLK)를 게이트로 입력하며 제4 PMOS 트랜지스터(MP3)와 제5 NMOS 트랜지스터(MN4) 사이에 접속된 제4 NMOS 트랜지스터(MN3)를 구비한다. 이러한 구성을 가지는 TSPC D-타입 플립플롭은 도 2에 도시된 구동파형과 같이 구동하게 된다. 우선 TSPC D-타입 플립플롭은 크게 클럭신호(CLK)가 로우(low)인 경우와 로우에서 하이(high)로 천이한 이후의 두가지 경우로 나누어 살펴볼 수 있다. 첫 번째로 클럭신호(CLK)가 로우인 경우 입력신호(D)가 로우이면 제1 및 제2 PMOS 트랜지스터(MP0, MP1)가 턴-온되고 제1 NMOS 트랜지스터(MN0)가 턴-오프되어 제2 PMOS 트랜지스터(MP1)의 드레인에 접속되는 제1 노드(A)는 하이상태가 된다. 반면에, 클럭신호(CLK)가 로우인 경우 입력신호(D)가 하이이면 제1 노드(A)는 상기와 반대로 로우상태가 된다. 이 경우, 제2 NMOS 트랜지스터(MN1)가 턴-오프되고 제3 PMOS 트랜지스터(MP2)가 입력 클럭신호(CLK)에 의해 턴-온되어 제3 PMOS 트랜지스터(MP2)의 드레인에 접속된 제2 노드(B)는 하이상태로 프리차지된다. 이렇게 제2 노드(B)가 프리차지 되면 출력단자(Qb)는 이전의 출력값을 래치(latch)하는 상태에 있게 되어 이전 출력값을 유지한다. 두 번째로 클럭신호(CLK)가 로우에서 하이로 천이하면 제1 노드(A)의 값이 로우인지 하이인지에 따라 제2 노드(B)는 프리차지된 하이가 그대로 유지되거나 로우로 방전될지가 결정된다. 결과적으로, 제2 노드(B)의 상태가 하이인지 로우인지에 따라 출력단자(Qb)는 로우 또는 하이로 결정된다.

이러한 종래의 TSPC D-타입 플립플롭의 셋업타임은 클럭신호(CLK)가 로우에서 하이로 천이하기 이전에 입력신호(D)의 논리값에 따라 제1 노드(A)의 논리값이 바뀌기 위한 최소한의 시간에 의해 결정된다. 입력신호(D)의 논리값이 하이에서 로우로 천이하면 제1 노드(A)가 로우에서 하이로 천이하는 경우에 셋업타임의 최대값이 결정 된다. 이는 제1 노드(A)가 하이로 바뀌기 위해서는 제1 및 제2 PMOS 트랜지스터(MP0, MP1)를 거쳐야하기 때문이다. 이로 인하여, 종래의 TSPC D-타입 플립플롭은 셋업타임이 커서 최대 동작 속도가 제한되는 단점이 있다.

따라서, 본 발명의 목적은 입력단의 구조를 바꾸어 셋업타임을 줄여 동작 속도를 빠르게 함과 아울러 트랜지스터 개수를 줄여 면적을 줄일 수 있는 이중 프리차지 D-타입 플립플롭을 제공하는 것이다.

도 1은 종래의 TSPC D-타입 플립플롭의 회로도.

도 2는 도 1에 도시된 TSPC D-타입 플립플롭의 구동파형도.

도 3은 본 발명의 실시 예에 따른 이중 프리차지 D-타입 플립플롭의 회로도.

도 4는 도 3에 도시된 이중 프리차지 D-타입 플립플롭의 구동파형도.

<도면의 주요부분에 대한 부호의 간단한 설명>

MP0, MP1, MP2, MP3 : PMOS 트랜지스터

MN1, MN1, MN2, MN3, MN4 : NMOS 트랜지스터

상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 이중 프리차지 D-타입 플립플롭은 클럭신호에 응답하여 제1 노드가 프리차징되게 하는 제1 트랜지스터와; 상기 클럭신호에 응답하여 제2 노드가 프리차징되게 하는 제2 트랜지스터와; 입력펄스에 응답하여 상기 제1 노드의 프리차징 전압을 방전시키는 제3 트랜지스터와; 상기 제1 노드의 전압상태에 응답하여 상기 제2 노드의 프리차징 전압을 방전시키는 제4 트랜지스터와; 상기 클럭신호에 응답하여 상기 제3 및 제4 트랜지스터로부터의 방전전압을 방전시키는 제5 트랜지스터와; 상기 제2 노드의 전압상태에 응답하여 출력라인에 공급전압이 충전되게 하는 제6 트랜지스터와; 상기 제2 노드의 전압상태에 응답하여 상기 출력라인의 전압을 방전시키는 제7 트랜지스터와; 상기 출력라인과 상기 제7 트랜지스터 사이에 접속되고 상기 클럭신호에 응답하여 상기 출력라인의 이전 전압상태가 래치되게 하는 제8 트랜지스터를 구비하는 것을 특징으로 한다.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 본 발명의 바람직한 실시 예를 도 3 및 도 4를 참조하여 상세하게 설명하기로 한다.

도 3은 본 발명의 실시 예에 따른 이중 프리차지 TSPC D-타입 플립플롭의 기본구조를 도시한 회로도이다. 도 3에 도시된 이중 프리차지 TSPC D-타입 플립플롭은 도 1에 도시된 종래의 TSPC D-타입 플립플롭과 대비하면 종래의 TSPC D-타입 플립플롭은 총 9개의 트랜지스터로 구성되는 반면에 본 발명의 이중 프리차지 TSPC D-타입 플립플롭은 총 8개의 트랜지스터로 구성되게 된다. 상세히 하면, 도 3에 도시된 본 발명의 이중 프리차지 TSPC D-타입 플립플롭은 클럭신호(CLK)를 게이트로 입력하는 제1 PMOS 트랜지스터(MP0)와, 입력신호(D)를 게이트로 입력하며 제1 PMOS 트랜지스터(MP0)의 드레인에 접속된 제1 NMOS 트랜지스터(MN0)와, 제1 PMOS 트랜지스터(MP0)와 제1 NMOS 트랜지스터(MN0) 사이의 제1 노드(A)에 게이트가 접속된 제3 NMOS 트랜지스터(MN2)와, 클럭신호(CLK)를 게이트로 입력하며 제1 및 제3 NMOS 트랜지스터(MN0, MN2)의 드레인에 공통 접속된 제2 NMOS 트랜지스터(MN1)와, 클럭신호(CLK)를 게이트로 입력하며 제3 NMOS 트랜지스터(MN2)의 소오스에 접속된 제2 PMOS 트랜지스터(MP1)와, 제2 PMOS 트랜지스터(MP1)과 제3 NMOS 트랜지스터(MN2) 사이의 제2 노드(B)에 게이트가 각각 접속된 제3 PMOS 트랜지스터(MP2) 및 제5 NMOS 트랜지스터(MN4)와, 클럭신호(CLK)를 게이트로 입력하며 제3 PMOS 트랜지스터(MP2)의 드레인과 제5 NMOS 트랜지스터(MN4)의 소오스 사이에 접속된 제4 NMOS 트랜지스터(MN3)를 구비한다. 제1 및 제2 PMOS 트랜지스터(MP0, MP1)는 클럭신호(CLK)가 로우상태일 때 제1 및 제2 노드(A, B)를 하이상태로 프리차지하는 역할을 하게 된다. 제1 및 제2 NMOS 트랜지스터(MN0, MN1)는 입력신호(D) 및 클럭신호(CLK)가 하이상태일 때 제1 노드(A)에 프리차지된 전압이 방전되게 한다. 제3 및 제2 NMOS 트랜지스터(MN2, MN1)는 제1 노드(A) 및 클럭신호(CLK)가 하이상태일 때 제2 노드(B)에 프리차지된 전압이 방전되게 한다. 제3 PMOS 트랜지스터(MP2)는 제2 노드(B)의 논리값에 따라 출력단(Qb)의 상태를 결정하게 된다. 제4 및 제5 NMOS 트랜지스터(MN3, MN4)는 제2 노드(B)가 하이상태이고 클럭신호(CLK)가 하이상태일 때 출력단(Qb)의 전압이 방전되게 한다. 여기서 제4 NMOS 트랜지스터(MN3)는 클럭신호(CLK)가 로우상태일 때 출력단(Qb)은 이전상태가 래치되게 한다.

이러한 구성을 가지는 TSPC D-타입 플립플롭은 도 4에 도시된 구동파형과 같이 구동하게 된다. TSPC D-타입 플립플롭의 동작은 크게 클럭신호(CLK)가 로우인 경우와 클럭신호(CLK)가 로우에서 하이로 천이하는 2가지의 경우로 나누어 살펴볼 수 있다. 첫 번째로 클럭신호(CLK)가 로우가 되면 제1 및 제2 PMOS 트랜지스터(MP0, MP1)가 하이상태가 되어 제1 노드(A)와 제2 노드(B)는 모두 하이상태로 프리차지하게 되고, 출력단(Qb)은 래치상태로 이전의 출력값을 유지하게 된다. 이 경우, 입력신호(D)는 이중 프리차지 D-타입 플립플롭의 제1 노드(A), 제2 노드(B) 및 출력단(Qb)에 어떠한 영향도 미치지 않는다. 두 번째로 클럭신호(CLK)가 로우에서 하이로 천이하게 되면 입력신호(D)의 논리값에 따라 출력단(Qb)의 논리상태가 결정되는데 다음 두 가지 경우로 나누어 살펴볼 수 있다. 만약 입력신호(D)가 로우상태인 경우 제1 노드(A)에 프리차지된 하이값은 그대로 유지되고 제2 노드(B)에 프리차지된 하이값은 제3 NMOS 트랜지스터(MN2) 및 제2 NMOS 트랜지스터(MN1)를 통해 방전되어 로우상태가 된다. 제2 노드(B)가 로우상태가 되면 제3 PMOS 트랜지스터(MP2)가 턴-온되어 출력단(Qb)이 하이로 결정된다. 반대로 입력신호(D)가 하이상태인 경우 제1 NMOS 트랜지스터(MN0)가 턴-온되어 제1 노드(A)에 프리차지된 하이값이 방전되어 로우상태가 된다. 제1 노드(A)가 로우상태가 되어 제3 NMOS 트랜지스터(MN2)가 턴-오프됨에 따라 제2 노드(B)에 프리차지된 하이값은 그대로 유지된다. 이렇게, 제2 노드(B)가 하이상태가 되고 클럭신호(CLK)가 로우에서 하이상태로 천이하게 되면 제3 PMOS 트랜지스터(MP2)는 턴-오프되고 제4 및 제5 NMOS 트랜지스터(MN3, MN4)는 턴-온되어 출력단(Qb)은 방전되어 로우상태가 된다. 이 경우, 제1 노드(A)의 하이값이 방전되는 동안에 제2 노드(B)의 값이 약간 방전되지만 제1 노드(A)의 방전속도가 빠르다. 또한 제1 노드(A)가 먼저 방전되기 시작하면 제2 노드(B)의 방전이 멈추게 되므로 정상 동작에 영향을 주지 않게 된다.

이와 같이, 본 발명에 따른 이중 프리차지 D-타입 플립플롭은 클럭신호가 로우에서 하이로 천이함과 동시에 입력신호(D)의 논리값에 따라 출력단(Qb)의 출력값이 결정되므로 셋업타임이 작다는 장점이 있음과 아울러 트랜지스터 개수가 줄어 적은 면적으로 플립플롭을 구성할 수 있다는 장점을 가지고 있다.

상술한 바와 같이, 본 발명에 따른 이중 프리차지 D-타입 플립플롭은 입력단 구조를 변경하여 셋업 타임을 줄여 동작속도를 높일 수 있을 뿐만 아니라 종래의 TSPC D-타입 플립플롭 보다 작은 수의 회로를 이용하여 칩 면적을 줄일 수 있게 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (3)

1. 클럭신호에 응답하여 제1 노드가 프리차징되게 하는 제1 트랜지스터와;

   상기 클럭신호에 응답하여 제2 노드가 프리차징되게 하는 제2 트랜지스터와;

   입력펄스에 응답하여 상기 제1 노드의 프리차징 전압을 방전시키는 제3 트랜지스터와;

   상기 제1 노드의 전압상태에 응답하여 상기 제2 노드의 프리차징 전압을 방전시키는 제4 트랜지스터와;

   상기 클럭신호에 응답하여 상기 제3 및 제4 트랜지스터로부터의 방전전압을 방전시키는 제5 트랜지스터와;

   상기 제2 노드의 전압상태에 응답하여 출력라인에 공급전압이 충전되게 하는 제6 트랜지스터와;

   상기 제2 노드의 전압상태에 응답하여 상기 출력라인의 전압을 방전시키는 제7 트랜지스터와;

   상기 출력라인과 상기 제7 트랜지스터 사이에 접속되고 상기 클럭신호에 응답하여 상기 출력라인 상에 이전 전압상태가 래치되게 하는 제8 트랜지스터를 구비하는 것을 특징으로 하는 이중 프리차지 D-플립플롭.
2. 제 1 항에 있어서,

   상기 제1 및 제2 트랜지스터는 상기 클럭신호가 로우상태일 때 상기 제1 및 제2 노드 각각이 프리차징되게 하고,

   상기 제6 트랜지스터는 상기 제2 노드가 로우상태일 때 상기 출력라인에 상기 공급전압이 충전되게 하는 것을 특징으로 하는 이중 프리차지 D-플립플롭.
3. 제 1 항에 있어서,

   상기 제3 트랜지스터는 상기 입력펄스가 하이상태일 때 상기 제1 노드의 프리차징 전압을 방전시키고,

   상기 제4 트랜지스터는 상기 제1 노드가 하이상태일 때 상기 제2 노드의 프리차징 전압을 방전시키고,

   상기 제5 트랜지스터는 상기 클럭신호가 하이상태일 때 상기 제3 및 제4 트랜지스터로부터의 방전전압을 방전시키고,

   상기 제8 트랜지스터는 상기 클럭신호가 하이상태일 때 상기 출력라인의 전압을 방전시키고, 로우상태일 때 상기 출력라인의 이전 전압이 래치되게 하며

   상기 제7 트랜지스터는 상기 제2 노드가 하이상태일 때 상기 제8 트랜지스터로부터의 방전전압을 방전시키는 것을 특징으로 하는 이중 프리차지 D-플립플롭.