KR101231237B1 - 디 플립플롭 - Google Patents

Abstract

본 발명은 트랜지스터의 개수를 감소시켜 회로의 구성을 간소화하면서, 글리치를 제거하여 안정적으로 출력신호를 출력할 수 있는 D-플립플롭을 제공하기 위한 것으로, 이를 위해 본 발명은 제 1 내지 제4 노드와, 클럭신호와 데이터 신호에 응답하여 제1 공급전압원으로부터 공급되는 제1 공급전압으로 상기 제1 및 제2 노드를 프리챠지시키는 제1 프리챠지 수단과, 상기 데이터 신호에 응답하여 상기 제1 노드를 제2 공급전압원과 연결하는 제1 스위칭 수단과, 상기 제1 노드의 전위에 따라 상기 제2 노드와 상기 제3 노드 사이의 제1 방전 경로를 제공하는 제2 스위칭 수단과, 상기 클럭신호에 응답하여 상기 제3 노드와 상기 제2 공급전압원과 연결하는 제3 스위칭 수단과, 상기 제2 노드의 전위에 응답하여 상기 제1 공급전압으로 상기 제4 노드를 프리챠지하는 제2 프리챠지 수단과, 상기 제2 노드의 전위와 상기 클럭신호에 응답하여 상기 제4 노드와 상기 제3 노드의 제2 방전 경로를 제공하는 제4 스위칭 수단과, 상기 제4 노드의 출력신호를 버퍼링하여 출력하는 출력 버퍼를 포함하는 디 플립플롭을 제공한다.

플립플롭, D-플리플롭, TSPC

Description

디 플립플롭{D FLIP FLOP}

도 1은 종래기술에 따른 TSPC(True Single Phase Clocking) D-플립플롭을 도시한 회로도.

도 2는 도 1에 도시된 D-플립플롭의 파형도.

도 3은 본 발명의 실시예에 따른 D-플립플롭을 도시한 회로도.

도 4는 도 3에 도시된 D-플립플롭의 파형도.

<도면의 주요 부분에 대한 부호의 설명>

MP0~MP4 : PMOS 트랜지스터

MN0~MN6 : PMOS 트랜지스터

10 : 출력 버퍼

본 발명은 반도체 설계 기술에 관한 것으로, 특히 클럭신호에 동기되어 입력 신호를 저장하거나, 저장된 신호를 출력하는 메모리 기능을 갖는 D-플립플롭(D-flip flop)에 관한 것이다.

일반적으로 고속의 VLSI(Very Large Scale Integrated circuit) 시스템은 내부에 구성되는 회로들이나 클럭 네트워크(clock network)에 대한 세심한 설계가 절실히 요구되고 있다. 이러한 고속 디지탈 시스템의 내부 회로들은 그 동작 기능에 있어서 크게 두 가지로 분류된다. 첫 번째 기능은 입력신호에 응답하여 원하는 출력신호를 출력하는 로직(logic) 기능이다. 두 번째 기능은 클럭신호에 동기되어 입력신호를 저장하거나, 저장된 신호를 출력하는 메모리 기능이다. 이러한 메모리 기능을 갖는 블럭 내에서 가장 기본적이고 핵심이 되는 부분이 플립플롭(flip flop)이다.

플립플롭의 가장 기본적인 구조는 두 개의 JK 래치(latch)들을 연결한 마스터 슬레이브 구조(master-slave structure)가 있다. 하지만, 마스터 슬레이브 구조는 너무 복잡하고, 동작 속도가 느리기 때문에 고속의 디지탈 시스템에는 적용할 수 없는 단점이 있다. 이러한 단점을 해결하기 위해 내부 노드(node)의 기생 캐패시턴스를 이용하는 다이나믹 형태(dynamic type)의 플립플롭들이 개발되어 왔다. 하지만 이러한 다이나믹 형태의 플립플롭은 두 종류 또는 그 보다 많은 종류의 클럭신호들을 필요로 할 뿐만 아니라, 이러한 클럭신호들 간의 스큐(skew)에 의해서 야기되는 레이싱(racing) 문제에 매우 민감하다는 단점이 있다. 이러한 단점을 극복하기 위하여 최근에는 TSPC(True Single Phase Clocking) D-플립플롭이 제안되어 왔다.

TSPC D-플립플롭은 반전되지 않는 하나의 클럭신호를 사용한다. 이러한 TSPC D-플립플롭은 단순한 클럭 분배(clock distribution), 클럭라인들을 위한 작은 면적(low area for clock lines) 제공, 감소된 클럭 스큐 문제(reduced clock skew problem) 해결, 그리고 고속동작(high speed operation)과 같은 이점들을 제공한다.

도 1은 일반적인 TSPC D-플립플롭의 구성을 설명하기 위하여 도시한 회로도이다.

도 1을 참조하면, TSPC D-플립플롭은 5개의 PMOS 트랜지스터(MP0, MP1, MP2, MP3, MP4)와, 7개의 NMOS 트랜지스터(MN0, MN1, MN2, MN3, MN4, MN5, MN6)로 이루어진다. PMOS 트랜지스터(MP1) 게이트와 NMOS 트랜지스터(MN0) 게이트는 입력신호(D)를 입력받고, PMOS 트랜지스터(MP0, MP3)의 게이트와 NMOS 트랜지스터(MN3, MN6)는 클럭신호(CLK)를 입력받는다. 또한, PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN1, MN2)의 게이트는 공통으로 노드(B)와 연결되고, NMOS 트랜지스터(MN5)의 게이트는 노드(A)와 연결된다. 또한, PMOS 트랜지스터(MP4)의 게이트와 NMOS 트랜지스터(MN4)의 게이트는 공통으로 노드(C)와 연결되고, 각 드레인은 출력단(Qb)과 연결된다.

이러한 종래기술에 따른 TSPC D-플립플롭의 동작특성을 설명하면 다음과 같다.

클럭신호(CLK)가 로우레벨(LOW level, '0')을 갖고, 입력신호, 즉 데이터 신호(D)가 로우레벨을 갖는 경우, 노드(A)는 하이레벨(HIGH level, '1')이 된다. 이 와 반대로, 데이터 신호(D)가 하이레벨인 경우 노드(B)는 로우레벨이 된다. 예컨대, 데이터 신호(D)가 하이레벨인 경우 노드(A)는 전원전압(VDD)에 의해 프리챠지(precharge)된다. 또한, 노드(C)는 로우레벨의 클럭신호(CLK)에 의해 프리챠지된다. 이에 따라, 출력단자(Qb)는 하이레벨을 출력한다. 이런 상태에서 클럭신호(CLK)가 하이레벨로 천이하면, 노드(B)의 레벨에 따라 노드(A)는 프리챠지된 레벨로 유지되거나, 로우레벨로 된다. 그리고, 노드(C)는 프리챠지 레벨로 유지된다. 이에 따라, 출력단자(Qb)의 전위는 노드(B)의 레벨에 따라 로우레벨 또는 하이레벨이 된다.

이러한 구조를 갖는 종래기술에 따른 TSPC D-플립플롭은 출력단자(Qb)로 출력되는 출력신호가 클럭 천이 동작시 NMOS 트랜지스터(MN5, MN6)를 통해 방전되는 것을 방지하기 위하여 노드(A)의 전위를 통해 출력신호의 방전 경로인 NMOS 트랜지스터(MN5)의 동작을 제어한다. 이로써, 일반적인 D-플립플롭에서 발생되는 글리치를 제거한다.

그러나, 이러한 종래기술에 따른 TSPC D-플립플롭은 12개의 트랜지스터로 구성됨에 따라 회로가 다소 복잡하고, 제조 단가를 증가시키는 원인이 되며, 또한 도 2에 도시된 바와 같이 출력신호의 파형이 안정적이지 못하고, 클럭 경사(클럭신호의 상승 및 하강 시간)에 매우 민감하게 반응하는데 그 문제가 있다.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으 로서, 트랜지스터의 개수를 감소시켜 회로의 구성을 간소화하면서, 글리치를 제거하여 안정적으로 출력신호를 출력할 수 있는 D-플립플롭을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 제 1 내지 제4 노드와, 클럭신호와 데이터 신호에 응답하여 제1 공급전압원으로부터 공급되는 제1 공급전압으로 상기 제1 및 제2 노드를 프리챠지시키는 제1 프리챠지 수단과, 상기 데이터 신호에 응답하여 상기 제1 노드를 제2 공급전압원과 연결하는 제1 스위칭 수단과, 상기 제1 노드의 전위에 따라 상기 제2 노드와 상기 제3 노드 사이의 제1 방전 경로를 제공하는 제2 스위칭 수단과, 상기 클럭신호에 응답하여 상기 제3 노드와 상기 제2 공급전압원과 연결하는 제3 스위칭 수단과, 상기 제2 노드의 전위에 응답하여 상기 제1 공급전압으로 상기 제4 노드를 프리챠지하는 제2 프리챠지 수단과, 상기 제2 노드의 전위와 상기 클럭신호에 응답하여 상기 제4 노드와 상기 제3 노드의 제2 방전 경로를 제공하는 제4 스위칭 수단과, 상기 제4 노드의 출력신호를 버퍼링하여 출력하는 출력 버퍼를 포함하는 디 플립플롭을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체 에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 기능을 수행하는 동일 요소들을 나타낸다.

실시예

도 3은 본 발명의 실시예에 따른 D-플립플롭의 구성을 설명하기 위하여 도시한 회로도이다.

도 3을 참조하면, 본 발명의 실시예에 따른 D-플립플롭은 포지티브 에지 트리거(positive edge triggered) D-플립플롭으로서, 4개의 PMOS 트랜지스터(MP0, MP1, MP2, MP3)와, 5개의 NMOS 트랜지스터(MN0, MN1, MN2, MN3, MN4, MN5)로 구성된다.

PMOS 트랜지스터(MP1)의 게이트와 NMOS 트랜지스터(MN0)의 게이트는 데이터 신호(D)에 연결되고, PMOS 트랜지스터(MP0, MP2)와 NMOS 트랜지스터(MN2, MN4)의 게이트는 클럭신호(CLK)에 연결된다. PMOS 트랜지스터(MP3)와 NMOS 트랜지스터(MN3)의 드레인은 노드(Q), 즉 출력 버퍼(10)의 입력단과 접속된 노드(Q)에 연결된다. NMOS 트랜지스터(MN4)의 게이트는 노드(B), 즉 PMOS 트랜지스터(MP0)의 드레인과 PMOS 트랜지스터(MP1)의 소스와 NMOS 트랜지스터(MN1)의 드레인이 공동으로 연결된 노드(B)에 연결된다. NMOS 트랜지스터(MN1)의 게이트는 PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN0)의 드레인과 공동으로 연결된 노드(A)와 연결된다. NMOS 트랜지스터(MN4)의 소스는 노드(C), 즉 NMOS 트랜지스터(MN1)의 소스와 NMOS 트랜지스터(MN2)의 드레인과 공동 연결된 노드(C)와 연결된다. NMOS 트랜지스터(MN0, MN2)의 소스는 접지전압원(VSS)와 연결되고, PMOS 트랜지스터(MP0, MP3)의 소스는 전원전압원(VDD)과 연결된다.

이하, 이러한 구성을 갖는 D-플립플롭의 동작특성을 구체적으로 설명하면 다음과 같다.

먼저, 클럭신호(CLK)가 로우레벨(예를 들면, 접지전압)을 갖고, 데이터 신호(D)가 로우레벨을 갖는 경우, PMOS 트랜지스터(MP0, MP1, MP2)가 턴-온되어 노드(A, B)는 동시에 하이레벨(예를 들면, 전원전압)로 프리챠지된다. 이와 반대로, 클럭신호(CLK)가 로우레벨을 갖고, 데이터 신호(D)가 하이레벨을 갖는 경우, NMOS 트랜지스터(MN0)가 턴-온되어 노드(A)는 로우레벨이 된다. 이때, 노드(B)는 이전에 프리챠지된 하이레벨로 유지된다. 이에 따라, 노드(Q)는 이전의 출력값을 래치한다. 결국, 출력단자(Qb)는 이전의 출력값을 래치하는 상태에 있게 되어 이전 출력값을 유지한다.

이런 상태에서 클럭신호(CLK)가 로우-하이 천이(low to high transition)를 가지면, 즉 로우레벨에서 하이레벨로 천이하면, NMOS 트랜지스터(MN2)가 턴-온되어 노드(C)는 로우레벨로 방전된다. 이때, 노드(A)의 전위가 로우레벨인지 하이레벨인지에 따라 노드(B)의 전위는 이전에 프리챠지된 레벨로 유지되거나, 방전되어 로우레벨이 될 것이다. 결국, 출력단자(Qb)의 전위는 로우레벨 또는 하이레벨이 될 것이다.

예컨대, 클럭신호(CLK)가 하이레벨을 갖는 상태에서 데이터 신호(D)가 로우에서 하이레벨로 천이하면, NMOS 트랜지스터(MN0)가 턴-온되어 노드(A)의 전위는 로우레벨로 방전되고, 이에 따라 노드(B)는 프리챠지된 레벨로 유지된다. 이와 반대로, NMOS 트랜지스터(MN0)가 턴-오프되어 노드(A)의 전위가 하이레벨로 유지되는 동안 노드(B)는 NMOS 트랜지스터(MN1, MN2)를 통해 방전되어 노드(Q)는 하이레벨로 프리챠지된다.

도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 D-플립플롭은 단지 하나의 방전 경로를 가지고 있다. 이러한 방전 경로는 클럭신호(CLK)에 따라 턴-온/오프되는 NMOS 트랜지스터(MN2)를 통해 형성된다. 이러한 회로 구조에 의하면, 출력신호(Q)가 원하는 시점에서 방전되는 것을 억제할 수 있다. 즉, 출력신호(Q)가 원하지 않는 시점에서 방전되는 것을 억제하여 종래기술에 따른 D-플립플롭에 비교하여 볼 때, 클럭 경사에 대한 면역성(immunity)이 증가할 뿐만 아니라, 도 4에 도시된 바와 같이 글리치 현상이 제거될 수 있다.

클럭신호의 경사에 민감하기 때문에 잘못된 데이터의 전송 문제와 글리치 문제는 원하지 않는 시점에서 출력신호(Q)가 방전되기 때문에 야기된다. 이러한 문제점은 출력신호(Q)가 원하지 않는 시점에서 방전되는 것을 억제시킴으로써 해결할 수 있다.

출력신호(Q)의 방전 동작은 노드(Q)와 접지전압원(VSS) 사이에 직렬 연결된 NMOS 트랜지스터(MN3, MN4, MN2)를 통해 이루어진다. 이러한 방전 경로에 의하면, 먼저 NMOS 트랜지스터(MN2)의 드레인, 즉 노드(C)가 완전히 방전된 후에 노드(Q)가 방전될 수 있다. 불필요한 방전이 발생할 시점에서 노드(C)에 항상 일정한 전하가 충전되어 있으므로, 출력 노드의 전하가 방전되기 위해서는 반드시 노드(C)의 전하 가 먼저 방전되어야 한다. 이렇게 노드(C)의 전하가 방전되는데 걸리는 시간 만큼 노드(Q)가 원하지 않는 방전이 순간적으로 억제될 수 있고, 따라서 클럭 경사 민감도 문제와 글리치 문제를 도 1에 도시된 종래기술에 따른 D-플립플롭에 비해 월등히 향상시킬 수 있다.

한편, 출력 버퍼(10)는 노드(Q)로 출력되는 출력신호를 버퍼링하여 출력신호가 로우레벨에서 하이레벨로 천이하는 순간 발생될 수 있는 글리치 발생을 억제하였다.

본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 원하지 않은 시점에서 출력신호가 방전되는 것을 억제함으로써 클럭신호의 경사에 대한 면역성 및 글리치 현상을 크게 향상시킬 수 있다.

Claims (8)

1. 제 1 내지 제4 노드;

   클럭신호와 데이터 신호에 응답하여 제1 공급전압원으로부터 공급되는 제1 공급전압으로 상기 제1 및 제2 노드를 프리챠지시키는 제1 프리챠지 수단;

   상기 데이터 신호에 응답하여 상기 제1 노드를 제2 공급전압원과 연결하는 제1 스위칭 수단;

   상기 제1 노드의 전위에 따라 상기 제2 노드와 상기 제3 노드 사이의 제1 방전 경로를 제공하는 제2 스위칭 수단;

   상기 클럭신호에 응답하여 상기 제3 노드와 상기 제2 공급전압원과 연결하는 제3 스위칭 수단;

   상기 제2 노드의 전위에 응답하여 상기 제1 공급전압으로 상기 제4 노드를 프리챠지하는 제2 프리챠지 수단;

   상기 제2 노드의 전위와 상기 클럭신호에 응답하여 상기 제4 노드와 상기 제3 노드의 제2 방전 경로를 제공하는 제4 스위칭 수단; 및

   상기 제4 노드의 출력신호를 버퍼링하여 출력하는 출력 버퍼를 포함하고,

   상기 제1 프리챠지수단은,

   상기 제1 공급전압원과 상기 제2 노드 사이에 연결되어 상기 클럭신호에 따라 턴-온/오프되는 제1 PMOS 트랜지스터; 및

   상기 제2 노드와 상기 제1 노드 사이에 직렬접속되어 각각 상기 클럭신호와 상기 데이터 신호에 따라 턴-온/오프되는 제2 및 제3 PMOS 트랜지스터를 포함하는 디 플립플롭.
2. 제 1 항에 있어서,

   상기 제1 공급전압은 전원전압이고, 상기 제2 공급전압원으로 공급되는 제2 공급전압은 접지전압인 디 플립플롭.
3. 삭제
4. 제 1 항에 있어서,

   상기 제1 스위칭수단은 상기 제1 노드와 상기 제2 공급전압원 사이에 연결되어 상기 데이터 신호에 따라 턴-온/오프되는 제1 NMOS 트랜지스터로 이루어진 디 플립플롭.
5. 제 4 항에 있어서,

   상기 제2 스위칭 수단은 상기 제2 노드와 상기 제3 노드 사이에 연결되어 상기 제1 노드의 전위에 따라 턴-온/오프되는 제2 NMOS 트랜지스터로 이루어진 디 플립플롭.
6. 제 5 항에 있어서,

   상기 제3 스위칭 수단은 상기 제3 노드와 상기 제2 공급전압원 사이에 연결되어 상기 클럭신호에 따라 턴-온/오프되는 제3 NMOS 트랜지스터로 이루어진 디 플립플롭.
7. 제 6 항에 있어서,

   상기 제2 프리챠지 수단은 상기 제1 공급전압원과 상기 제4 노드 사이에 연결되어 상기 제2 노드의 전위에 따라 턴-온/오프되는 제4 PMOS 트랜지스터로 이루어진 디 플립플롭.
8. 제 7 항에 있어서,

   상기 제4 스위칭 수단은 제3 노드와 상기 제4 노드 사이에 직렬접속되어 각각 상기 제2 노드의 전위와 상기 클럭신호에 따라 턴-온/오프되는 제4 및 제5 NMOS 트랜지스터로 이루어진 디 플립플롭.

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