CN109379061B - 带置位功能的tspc触发器 - Google Patents

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    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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Abstract

本发明公开了一种带置位功能的TSPC触发器，包括：六个PMOS晶体管和八个NMOS晶体管，第七NMOS晶体管的漏极与节点Z相连接，其源极接地，其栅极输入信号SET，第七NMOS晶体管既作为电路置位功能器件，又起漏电补偿的作用，对增大电路的工作频率范围起到重要作用。本发明能够提升触发器的工作频率范围，减少所占用的版图面积。

Description

带置位功能的TSPC触发器
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种带置位功能的TSPC(真单相钟控寄存器)触发器。
背景技术
D触发器作为标准单元中不可或缺的时序逻辑结构被广泛应用各种设计中。
现有的传统带置位功能的D触发器如图1所示，其由四个MOS晶体管、七个反相器和两个与非门组成。
该触发器存在的缺点是：采用的MOS晶体管数量多，占用的版图面积大。工作频率范围为1Hz～2GHz。
如何设计一个版图面积小，工作频率范围宽的D触发器，是数字电路设计中一直追求的目标。
发明内容
本发明要解决的技术问题是提供一种带置位功能的TSPC触发器，能够提升触发器的工作频率范围，减少所占用的版图面积。
为解决上述技术问题，本发明的带置位功能的TSPC触发器，包括：六个PMOS晶体管和八个NMOS晶体管；
第一PMOS晶体管、第四PMOS晶体管～第六PMOS晶体管的源极与电源电压VDD端相连接；第二PMOS晶体管、第三PMOS晶体管和第一NMOS晶体管依次串联连接在第一PMOS晶体管的漏极与地之间，其中第三PMOS晶体管的漏极和第一NMOS晶体管漏极连接的节点记为X，第一PMOS晶体管的栅极输入置位信号SET，第一NMOS晶体管的栅极和第二PMOS晶体管的栅极作为触发器的输入端D；
第二NMOS晶体管的漏极与所述节点X相连接，其源极接地，其栅极输入置位信号SET；
第三NMOS晶体管和第四NMOS晶体管依次串联在第四PMOS晶体管的漏极与地之间，其中第四PMOS晶体管的漏极和第三NMOS晶体管漏极连接的节点记为Y，第三NMOS晶体管的栅极与所述节点X相连接；
第五NMOS晶体管和第六NMOS晶体管依次串联在第五PMOS晶体管的漏极与地之间，其中第五PMOS晶体管的漏极和第五NMOS晶体管漏极连接的节点记为Z；第五PMOS晶体管的栅极和第六NMOS晶体管的栅极与所述节点Y相连接；
第七NMOS晶体管的漏极与所述节点Z相连接，其源极接地，其栅极输入置位信号SET；
第八NMOS晶体管的漏极与第六PMOS晶体管的漏极相连接，其连接的节点作为触发器的输出端Q，其源极接地，其栅极与第六PMOS晶体管的栅极所述节点Z相连接；
第三PMOS晶体管的栅极、第四PMOS晶体管的栅极、第四NMOS晶体管的栅极和第五NMOS晶体管的栅极输入时钟信号CLK。
采用本发明带置位功能的TSPC触发器，所采用的MOS晶体管数量少，进而使所占用的版图面积减小。工作频率范围为1KHZ～5GHz，有效提升了触发器的工作频率范围。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是现有的传统带置位功能的D触发器原理图；
图2是带置位功能的TSPC触发器一实施例原理图；
图3是图1所示触发器仿真结果图；
图4是图2所示触发器仿真结果图。
具体实施方式
图2所示是本发明带置位功能的TSPC触发器一实施例的原理图。在该实施例中，所述带置位功能的TSPC触发器，包括：六个PMOS晶体管PM1～PM6和八个NMOS晶体管NM1～NM8。
PMOS晶体管PM1、PM4～PM6的源极与电源电压VDD端相连接。PMOS晶体管PM2、PM3和NMOS晶体管NM1依次串联连接在PMOS晶体管PM1的漏极与地之间。其中PMOS晶体管PM3的漏极和NMOS晶体管NM1漏极连接的节点记为X。PMOS晶体管PM1的栅极输入置位信号SET。NMOS晶体管NM1的栅极和PMOS晶体管PM2的栅极作为触发器的输入端D。
NMOS晶体管NM2的漏极与所述节点X相连接，其源极接地，其栅极输入置位信号SET。
NMOS晶体管NM3和NMOS晶体管NM4依次串联在PMOS晶体管PM4的漏极与地之间，其中PMOS晶体管PM4的漏极和NMOS晶体管NM3漏极连接的节点记为Y。NMOS晶体管NM3的栅极与所述节点X相连接。
NMOS晶体管NM5和NMOS晶体管NM6依次串联在PMOS晶体管PM5的漏极与地之间，其中PMOS晶体管PM5的漏极和NMOS晶体管NM5漏极连接的节点记为Z。
PMOS晶体管PM5的栅极和NMOS晶体管NM6的栅极与所述节点Y相连接。
NMOS晶体管NM7的漏极与所述节点Z相连接，其源极接地，其栅极输入置位信号SET。
NMOS晶体管NM8的漏极与PMOS晶体管PM6的漏极相连接，其连接的节点作为触发器的输出端Q，其源极接地，其栅极与PMOS晶体管PM6的栅极所述节点Z相连接。
PMOS晶体管PM3的栅极、PMOS晶体管PM4的栅极、NMOS晶体管NM4的栅极和NMOS晶体管NM5的栅极输入时钟信号CLK。
NMOS晶体管NM7，既作为电路置位功能器件，又起漏电补偿的作用，对增大电路的工作频率范围起到重要作用。
置位：当输入置位信号SET为高电平时，NMOS晶体管NM2将节点X置为低电平，NMOS晶体管NM7将节点Z置为低电平，通过PMOS晶体管PM6和NMOS晶体管NM8构成的反相器，使得输出端Q输出高电平，置位完成。
漏电补偿：存储单元采样数据D(高电平)，当时钟信号CLK为低电平时，节点Y被预充电至高电平，因为D为高电平，节点X为低电平。当时钟信号CLK由低电平变为高电平时，PMOS晶体管PM4关闭，NMOS晶体管NM3也关闭，节点Y上的高电平只能通过节点电容来维持一段时间。此时NMOS晶体管NM5和NMOS晶体管NM6打开，节点Z为低电平。由于PMOS晶体管PM5的栅极端即节点Y高电平不强，导致PMOS晶体管PM5会产生漏电，抬高节点Z的电压，有改变节点Z状态的风险，NMOS晶体管NM7此时是关闭状态(置位信号SET为低电平)，但NMOS晶体管NM7上同样会有对地的漏电通道。所以NMOS晶体管NM7上的漏电会补偿掉PMOS晶体管PM5的漏电。从而降低节点Z状态改变的风险。
仿真结果参见图3、4所示，带置位功能的TSPC触发器，工作频率范围1KHZ～5GHz。图3表示该电路在最低工作频率1KHz的时钟下能够正常工作。图4表示该电路在最高工作频率5GHz的时钟下能够正常工作。
以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (4)

1.一种带置位功能的TSPC触发器，其特征在于，包括：六个PMOS晶体管和八个NMOS晶体管；
第一PMOS晶体管、第四PMOS晶体管～第六PMOS晶体管的源极与电源电压VDD端相连接；第二PMOS晶体管、第三PMOS晶体管和第一NMOS晶体管依次串联连接在第一PMOS晶体管的漏极与地之间，其中第三PMOS晶体管的漏极和第一NMOS晶体管漏极连接的节点记为X，第一PMOS晶体管的栅极输入置位信号SET，第一NMOS晶体管的栅极和第二PMOS晶体管的栅极作为触发器的输入端D；
第二NMOS晶体管的漏极与所述节点X相连接，其源极接地，其栅极输入置位信号SET；
第三NMOS晶体管和第四NMOS晶体管依次串联在第四PMOS晶体管的漏极与地之间，其中第四PMOS晶体管的漏极和第三NMOS晶体管漏极连接的节点记为Y，第三NMOS晶体管的栅极与所述节点X相连接；
第五NMOS晶体管和第六NMOS晶体管依次串联在第五PMOS晶体管的漏极与地之间，其中第五PMOS晶体管的漏极和第五NMOS晶体管漏极连接的节点记为Z；第五PMOS晶体管的栅极和第六NMOS晶体管的栅极与所述节点Y相连接；
第七NMOS晶体管的漏极与所述节点Z相连接，其源极接地，其栅极输入置位信号SET；
第八NMOS晶体管的漏极与第六PMOS晶体管的漏极相连接，其连接的节点作为触发器的输出端Q，其源极接地，其栅极与第六PMOS晶体管的栅极所述节点Z相连接；
第三PMOS晶体管的栅极、第四PMOS晶体管的栅极、第四NMOS晶体管的栅极和第五NMOS晶体管的栅极输入时钟信号CLK。
2.如权利要求1所述的触发器，其特征在于：当输入置位信号SET为高电平时，第二NMOS晶体管将节点X置为低电平，第七NMOS晶体管将节点Z置为低电平，通过第六PMOS晶体管和第八NMOS晶体管构成的反相器，使得输出端Q输出高电平，置位完成。
3.如权利要求1所述的触发器，其特征在于：当输入端D为高电平，当时钟信号CLK为低电平时，节点Y被预充电至高电平，因为D为高电平，节点X为低电平；当时钟信号CLK由低电平变为高电平时，第四PMOS晶体管关闭，第三NMOS晶体管也关闭，节点Y上的高电平只能通过节点电容来维持一段时间；此时第五NMOS晶体管和第六NMOS晶体管打开，节点Z为低电平，第七NMOS晶体管补偿掉第五PMOS晶体管的漏电，从而降低节点Z状态改变的风险。
4.如权利要求1所述的触发器，其特征在于：第七NMOS晶体管，既作为触发器的置位功能器件，又能进行漏电补偿。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110635787A (zh) * 2019-09-09 2019-12-31 中国人民解放军国防科技大学 一种带扫描结构的无毛刺异步置位tspc型d触发器
CN110708041A (zh) * 2019-09-30 2020-01-17 杭州嘉楠耘智信息科技有限公司 漏电反馈动态d触发器、数据运算单元、芯片、算力板及计算设备
CN110690887A (zh) * 2019-09-30 2020-01-14 杭州嘉楠耘智信息科技有限公司 动态锁存器、数据运算单元、芯片、算力板及计算设备
CN111917397B (zh) * 2020-06-18 2021-08-10 华南理工大学 基于单极型晶体管的触发器电路及芯片
US11804829B2 (en) 2021-07-19 2023-10-31 Changxin Memory Technologies, Inc. Latch circuit, latch method, and electronic device
CN115642910A (zh) * 2021-07-19 2023-01-24 长鑫存储技术有限公司 锁存电路及方法、电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070070426A (ko) * 2005-12-29 2007-07-04 매그나칩 반도체 유한회사 디 플립플롭
CN102497201A (zh) * 2011-12-21 2012-06-13 东南大学 一种高速低功耗的真单相时钟2/3双模预分频器
CN105162438A (zh) * 2015-09-28 2015-12-16 东南大学 一种降低毛刺的tspc型d触发器
CN105356862A (zh) * 2015-12-01 2016-02-24 硅谷数模半导体（北京）有限公司 动态触发器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070070426A (ko) * 2005-12-29 2007-07-04 매그나칩 반도체 유한회사 디 플립플롭
CN102497201A (zh) * 2011-12-21 2012-06-13 东南大学 一种高速低功耗的真单相时钟2/3双模预分频器
CN105162438A (zh) * 2015-09-28 2015-12-16 东南大学 一种降低毛刺的tspc型d触发器
CN105356862A (zh) * 2015-12-01 2016-02-24 硅谷数模半导体（北京）有限公司 动态触发器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Implementation of high speed and low power 5T-TSPC D flip-flop and its application;H. Ashwini等;《2016 International Conference on Communication and Signal Processing》;20160406;全文 *

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