CN110690887A - 动态锁存器、数据运算单元、芯片、算力板及计算设备 - Google Patents

动态锁存器、数据运算单元、芯片、算力板及计算设备 Download PDF

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CN110690887A CN201910948078.9A CN201910948078A CN110690887A CN 110690887 A CN110690887 A CN 110690887A CN 201910948078 A CN201910948078 A CN 201910948078A CN 110690887 A CN110690887 A CN 110690887A
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刘杰尧
张楠赓
吴敬杰
马晟厚
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Abstract

本发明提供一种动态锁存器、数据运算单元、芯片、算力板及计算设备。动态锁存器，包括一输入端，用于输入一数据；一输出端，用于输出所述数据；一时钟信号端，用于提供时钟信号；一数据锁存单元，在所述时钟信号控制下锁存所述数据；一数据保持单元，用于保持所述数据锁存单元传输的所述数据；所述数据锁存单元、所述数据保持单元串联连接在所述输入端和所述输出端之间，所述数据锁存单元与所述数据保持单元之间具有一节点；其中，还包括一漏电补偿单元，所述漏电补偿单元电性连接在所述输入端以及所述节点之间。可以有效补偿节点的动态漏电流，提高数据的安全性和正确率。

Description

动态锁存器、数据运算单元、芯片、算力板及计算设备
技术领域
本发明涉及一种受时钟控制的存储器件，尤其涉及一种在大规模数据运算设备中应用的动态锁存器、数据运算单元、芯片、算力板及计算设备。
背景技术
动态锁存器应用非常广泛，可用做数字信号的寄存。图1为现有动态锁存器的电路结构图。如图1所示，动态锁存器100包括串联连接在输入端D及输出端Q之间的三态反相器101、反相器102。三态反相器101与反相器102之间形成节点S0，三态反相器101受两个反相时钟信号CKN、CKP的控制，当CKP为“0”时，CKN为“1”，三态反相器101导通，输入端D的数据通过三态反相器101以及反相器102传输至输出端；当CKN为“0”时，CKP为“1”，三态反相器101不导通，输入端D的数据不能通过三态反相器101，节点S0处的数据通过反相器102中晶体管的寄生电容暂存。在三态反相器101截止状态下，当输入端D的数据发生变化时，节点S0处的数据容易产生动态漏电，导致所暂存的数据丢失。
因此，如何有效减少动态锁存器的动态漏电实为需要解决的问题。
发明内容
为了解决上述问题，本发明提供一种动态锁存器，可以有效补偿节点的动态漏电流，提高数据的安全性和正确率。
为了实现上述目的，本发明提供一种动态锁存器，包括一输入端，用于输入一数据；一输出端，用于输出所述数据；一时钟信号端，用于提供时钟信号；一数据锁存单元，在所述时钟信号控制下锁存所述数据；一数据保持单元，用于保持所述数据锁存单元传输的所述数据；所述数据锁存单元、所述数据保持单元串联连接在所述输入端和所述输出端之间，所述数据锁存单元与所述数据保持单元之间具有一节点；其中，还包括一漏电补偿单元，所述漏电补偿单元电性连接在所述输入端以及所述节点之间。
上述的动态锁存器，其中，所述漏电补偿单元具有一第一端、一第二端以及一控制端，所述第一端电性连接至所述输入端，所述第二端电性连接至所述节点。
上述的动态锁存器，其中，所述漏电补偿单元包括一PMOS晶体管及一NMOS晶体管，所述PMOS晶体管及所述NMOS晶体管串联连接在所述输入端与所述节点之间。
上述的动态锁存器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的所述源极端电性连接至所述节点，所述漏极端电性连接至所述NMOS晶体管的所述漏极端，所述NMOS晶体管的所述源极端电性连接至所述输入端。
上述的动态锁存器，其中，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至所述节点。
上述的动态锁存器，其中，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至所述输入端。
上述的动态锁存器，其中，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至一电源。
上述的动态锁存器，其中，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至一地。
上述的动态锁存器，其中，所述漏电补偿单元包括一NMOS晶体管，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管的所述漏极端电性连接至所述节点，所述源极端电性连接至所述输入端，所述栅极端电性连接至一地。
上述的动态锁存器，其中，所述漏电补偿单元包括一PMOS晶体管，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的所述源极端电性连接至所述节点，所述漏极端电性连接至所述输入端，所述栅极端电性连接至一电源。
上述的动态锁存器，其中，所述时钟信号包括一第一时钟信号及一第二时钟信号，所述第一时钟信号与所述第二时钟信号反相。
上述的动态锁存器，其中，所述数据锁存单元为三态反相器。
上述的动态锁存器，其中，所述数据保持单元为反相器。
使用本发明的动态锁存器，可以从输入端反馈漏电电流到节点，补偿节点的动态漏电流，提高数据存储的稳定性，进而增强数据的安全性和正确率。
为了更好地实现上述目的，本发明还提供了一种数据运算单元，包括互联连接的控制电路、运算电路、多个动态锁存器，所述多个动态锁存器为串联和/或并联连接；其中，所述多个动态锁存器为上述的任意一种动态锁存器。
为了更好地实现上述目的，本发明还提供了一种芯片，其中，包括至少一个上述的数据运算单元。
为了更好地实现上述目的，本发明还提供了一种用于计算设备的算力板，其中，包括至少一个上述的芯片。
为了更好地实现上述目的，本发明还提供了一种计算设备，包括电源板、控制板、连接板、散热器以及多个算力板，所述控制板通过所述连接板与所述算力板连接，所述散热器设置在所述算力板的周围，所述电源板用于向所述连接板、所述控制板、所述散热器以及所述算力板提供电源，其中，所述算力板为上述的算力板。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为现有动态锁存器的电路结构示意图；
图2为本发明一实施例动态锁存器的电路结构示意图；
图3为本发明又一实施例动态锁存器的电路结构示意图；
图4为本发明另一实施例动态锁存器的电路结构示意图；
图5为本发明再一实施例动态锁存器的电路结构示意图；
图6为本发明拓展实施例动态锁存器的电路结构示意图；
图7为本发明又一拓展实施例动态锁存器的电路结构示意图；
图8为本发明数据运算单元的结构示意图；
图9为本发明芯片的结构示意图；
图10为本发明算力板的结构示意图；
图11为本发明计算设备的结构示意图。
其中，附图标记：
100、200：动态锁存器
101：三态反相器
102：反相器
201：数据锁存单元
202：数据保持单元
203：漏电补偿单元
201P1、201P2、203P：PMOS晶体管
201N1、201N2、203N：NMOS晶体管
800：数据运算单元
801：控制电路
802：运算电路
900：芯片
901：控制单元
1000：算力板
1100：计算设备
1101：连接板
1102：控制板
1103：散热器
1104：电源板
D：输入端
Q：输出端
CKP、CKN：时钟信号
S0、S1：节点
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
在说明书及后续的权利要求当中使用了某些词汇来指称特定组件。所属领域中具有通常知识者应可理解，制造商可能会用不同的名词来称呼同一个组件。本说明书及后续的权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。
在通篇说明书及后续的权利要求当中所提及的“包括”和“包含”为一开放式的用语，故应解释成“包含但不限定于”。以外，“连接”一词在此为包含任何直接及间接的电性连接手段。间接的电性连接手段包括通过其它装置进行连接。
实施例一：
图2为本发明一实施例动态锁存器的电路结构示意图。如图2所示，动态锁存器200包括输入端D、输出端Q、时钟信号端CKN、时钟信号端CKP、数据锁存单元201、数据保持单元202以及漏电补偿单元203。数据锁存单元201、数据保持单元202串联连接在输入端D和输出端Q之间，数据锁存单元201和数据保持单元202之间形成节点S0。漏电补偿单元203电性连接在节点S0以及输入端D之间。其中，输入端D用于输入数据，输出端Q用于输出输入端D输入的数据，时钟信号端CKN以及时钟信号端CKP用于提供时钟信号CKN以及时钟信号CKP，时钟信号CKN与时钟信号CKP为反相时钟信号。
具体的，如图2所示，动态锁存器200的数据锁存单元201为三态反相器结构，数据锁存单元201包括串联连接在电源VDD以及地VSS之间的PMOS晶体管201P1、201P2以及NMOS晶体管201N1、201N2。PMOS晶体管201P1和NMOS晶体管201N2的栅极端连接在一起，形成数据锁存单元201的输入端。PMOS晶体管201P2和NMOS晶体管201N1的漏极端连接在一起，形成数据锁存单元201的输出端。PMOS晶体管201P1的源极端连接到电源VDD，NMOS晶体管201N2的源极端连接到地VSS。PMOS晶体管201P2的源极端连接到PMOS晶体管201P1的漏极端，NMOS晶体管201N1的源极端连接到NMOS晶体管201N2的漏极端。
在本实施例中，PMOS晶体管201P2的栅极端受时钟信号CKP的控制，NMOS晶体管201N1的栅极端受时钟信号CKN的控制，作为数据锁存单元201的时钟控制端。当然，也可以是PMOS晶体管201P1的栅极端受时钟信号CKP的控制，NMOS晶体管201N2的栅极端受时钟信号CKN的控制，本发明并不以此为限。
当CKP为低电平时，CKN为高电平，PMOS晶体管201P2与NMOS晶体管201N1均为导通状态，数据锁存单元201将输入端D的数据反相后传输至数据保持单元202，即将输入端D的数据写入到节点S0。
当CKP为高电平时，CKN为低电平，PMOS晶体管201P2与NMOS晶体管201N1均为不导通状态，数据锁存单元201呈高阻状态，输入端D的数据不能通过数据锁存单元201，节点S0处的数据被锁存，保持原来的状态，起到数据寄存的作用。
继续参照图2所示，动态锁存器200的数据保持单元202为反相器结构，数据保持单元202既可以利用其寄生电容暂存从数据锁存单元201传输过来的数据，即节点S0处的数据，还可以将节点S0处的数据反相，并传送至动态锁存器200的输出端。由此可以看出，节点S0与输入端D处的数据为反相数据，输出端Q与节点S0处的数据也为反相数据，而输入端D以及输出端Q的数据则为同数据。
由此可见，数据锁存单元201受到时钟信号的控制，将输入端D的数据传送至数据保持单元202，动态锁存器200输入端D的数据经过数据锁存单元201以及数据保持单元202的两次反相，使得输出端Q的数据与输入端D的数据保持同相。同时，数据保持单元202还可以起到提高数据驱动能力的作用。
如图2所示，动态锁存器200还包括漏电补偿单元203。在本实施例中，漏电补偿单元203包括PMOS晶体管203P以及NMOS晶体管203N，PMOS晶体管203P以及NMOS晶体管203N串联连接在输入端D以及节点S0之间。PMOS晶体管203P的源极端电性连接至节点S0，PMOS晶体管203P的漏极端电性连接至NMOS晶体管203N的漏极端，NMOS晶体管203N的源极端电性连接至输入端D，PMOS晶体管203P以及NMOS晶体管203N的栅极端并联连接在一起，并电性连接至节点S0。
由于PMOS晶体管203P以及NMOS晶体管203N的栅极端同样都电性连接至节点S0，在相同电平的信号驱动下，PMOS晶体管203P以及NMOS晶体管203N不会同时导通，只能有一个处于导通状态，另一个处于截止状态。例如，当节点S0处的电位为高电平时，PMOS晶体管203P处于截止状态，而NMOS晶体管203N处于导通状态；当节点S0处的电位为低电平时，PMOS晶体管203P处于导通状态，而NMOS晶体管203N处于截止状态。
当数据锁存单元201处于导通状态时，动态锁存器200输入端D的数据正常写入。
当数据锁存单元201处于高阻状态时，动态锁存器200的数据保持在节点S0。当输入端D的数据发生变化，例如，当输入端D的数据由“0”变为“1”时，节点S0的数据需要继续保持“1”的状态，数据锁存单元201中NMOS晶体管201N2由截止变为导通状态，节点S0处的数据则会通过NMOS晶体管201N1以及NMOS晶体管201N2发生动态漏电。此时，漏电补偿单元203可以将输入端D的电流反馈至节点S0处，补偿节点S0处的动态漏电电流，提高数据存储的稳定性，进而增强数据的安全性和正确率。
同样的，当输入端D的数据由“1”变为“0”时，节点S0的数据需要继续保持“0”的状态，数据锁存单元201中PMOS晶体管201P1由截止变为导通状态，节点S0处的数据则会通过PMOS晶体管201P1以及PMOS晶体管201P2发生动态漏电。此时，漏电补偿单元203可以将输入端D的漏电电流反馈至节点S0处，补偿节点S0处的动态漏电电流，提高数据存储的稳定性，进而增强数据的安全性和正确率。
实施例二：
图3为本发明又一实施例动态锁存器的电路结构示意图。如图3所示，与图2所示实施例不同之处在于，在本实施例中，漏电补偿单元203中，PMOS晶体管203P以及NMOS晶体管203N的栅极端并联连接在一起，并电性连接至输入端D。
由于PMOS晶体管203P以及NMOS晶体管203N的栅极端同样都电性连接至输入端D，在相同电平的信号驱动下，PMOS晶体管203P以及NMOS晶体管203N不会同时导通，只能有一个处于导通状态，另一个处于截止状态。例如，当输入端D的电位为高电平时，PMOS晶体管203P处于截止状态，而NMOS晶体管203N处于导通状态；当输入端D的电位为低电平时，PMOS晶体管203P处于导通状态，而NMOS晶体管203N处于截止状态。因此，漏电补偿单元203可以将输入端D的漏电电流反馈至节点S0，可以补偿节点S0处的漏电电流，提高数据存储的稳定性，进而增强数据的安全性和正确率。
变形例：
图4为本发明另一实施例漏电补偿动态寄存器的电路结构示意图。如图2及图4所示，与图2所示实施例不同之处在于，在本实施例中，漏电补偿单元203中，PMOS晶体管203P以及NMOS晶体管203N的栅极端并联连接在一起，并电性连接至电源VDD。
由于PMOS晶体管203P以及NMOS晶体管203N的栅极端同样都电性连接至电源VDD，在电源VDD高电平的信号驱动下，PMOS晶体管203P处于截止状态，而NMOS晶体管203N处于导通状态。因此，漏电补偿单元203可以将输入端D的漏电电流反馈至节点S0，可以补偿节点S0处的漏电电流，提高数据存储的稳定性，进而增强数据的安全性和正确率。
图5为本发明再一实施例漏电补偿动态寄存器的电路结构示意图。如图2及图5所示，与图2所示实施例不同之处在于，在本实施例中，漏电补偿单元203中，PMOS晶体管203P以及NMOS晶体管203N的栅极端并联连接在一起，并电性连接至地VSS。
由于PMOS晶体管203P以及NMOS晶体管203N的栅极端同样都电性连接至地VSS，在地VSS低电平的信号驱动下，PMOS晶体管203P处于导通状态，而NMOS晶体管203N处于截止状态。因此，漏电补偿单元203可以将输入端D的漏电电流反馈至节点S0，可以补偿节点S0处的漏电电流，提高数据存储的稳定性，进而增强数据的安全性和正确率。
图6为本发明拓展实施例漏电补偿动态寄存器的电路结构示意图。如图6所示，漏电补偿动态寄存器200的漏电补偿单元203包括NMOS晶体管203N，NMOS晶体管203N的源极端电性连接至节点S0，NMOS晶体管203N的漏极端电性连接至输出端Q，NMOS晶体管203N的栅极端电性连接至地VSS。
由于NMOS晶体管203N的栅极端电性连接至地VSS，在地VSS低电平信号的驱动下，NMOS晶体管203N处于截止状态。因此，漏电补偿单元203可以将输入端D的漏电电流反馈至节点S0，可以补偿节点S0处的漏电电流，提高数据存储的稳定性，进而增强数据的安全性和正确率。
图7为本发明又一拓展实施例漏电补偿动态寄存器的电路结构示意图。如图7所示，漏电补偿动态寄存器200的漏电补偿单元203包括PMOS晶体管203P，PMOS晶体管203P的源极端电性连接至输出端，PMOS晶体管203P的漏极端电性连接至节点S0，PMOS晶体管203P的栅极端电性连接至电源VDD。
由于PMOS晶体管203P的栅极端电性连接至电源VDD，在电源VDD高电平信号的驱动下，PMOS晶体管203P处于截止状态。因此，漏电补偿单元203可以将输入端D的漏电电流反馈至节点S0，可以补偿节点S0处的漏电电流，提高数据存储的稳定性，进而增强数据的安全性和正确率。
本发明还提供一种数据运算单元，图8为本发明数据运算单元的结构示意图。如图8所示，数据运算单元800包括控制电路801、运算电路802以及多个动态锁存器200。控制电路801对动态锁存器200中的数据进行刷新并从动态锁存器200中读取数据，运算电路802对读取的数据进行运算，再由控制电路801将运算结果输出。
本发明还提供一种芯片，图9为本发明芯片的结构示意图。如图9所示，芯片900包括控制单元901，以及一个或多个数据运算单元900。控制单元901向数据运算单元900输入数据并将数据运算单元900输出的数据进行处理。
本发明还提供一种算力板，图10为本发明算力板的结构示意图。如图10所示，每一个算力板1000上包括一个或多个芯片900，对计算设备下发的工作数据进行大规模运算。
本发明还提供一种计算设备，所述计算设备优选用于挖掘虚拟数字货币的运算，当然所述计算设备也可以用于其他任何海量运算。图11为本发明计算设备的结构示意图。如图11所示，每一个计算设备1100包括连接板1101、控制板1102、散热器1103、电源板1104，以及一个或多个算力板1000。控制板1102通过连接板1101与算力板1000连接，散热器1103设置在算力板1000的周围。电源板1104用于向所述连接板1101、控制板1102、散热器1103以及算力板1000提供电源。
需要说明的是，在本发明的描述中，术语“横向”、“纵向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，并不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
换言之，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (17)

1.一种动态锁存器，其特征在于，包括：
一输入端，用于输入一数据；
一输出端，用于输出所述数据；
一时钟信号端，用于提供时钟信号；
一数据锁存单元，在所述时钟信号控制下锁存所述数据；
一数据保持单元，用于保持所述数据锁存单元传输的所述数据；
所述数据锁存单元、所述数据保持单元串联连接在所述输入端和所述输出端之间，所述数据锁存单元与所述数据保持单元之间具有一节点；
其中，还包括一漏电补偿单元，所述漏电补偿单元电性连接在所述输入端以及所述节点之间。
2.如权利要求1所述的动态锁存器，其特征在于：所述漏电补偿单元具有一第一端、一第二端以及一控制端，所述第一端电性连接至所述输入端，所述第二端电性连接至所述节点。
3.如权利要求2所述的动态锁存器，其特征在于：所述漏电补偿单元包括一PMOS晶体管及一NMOS晶体管，所述PMOS晶体管及所述NMOS晶体管串联连接在所述输入端与所述节点之间。
4.如权利要求3所述的动态锁存器，其特征在于：所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的所述源极端电性连接至所述节点，所述漏极端电性连接至所述NMOS晶体管的所述漏极端，所述NMOS晶体管的所述源极端电性连接至所述输入端。
5.如权利要求4所述的动态锁存器，其特征在于：所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至所述节点。
6.如权利要求4所述的动态锁存器，其特征在于：所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至所述输入端。
7.如权利要求4所述的动态锁存器，其特征在于：所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至一电源。
8.如权利要求4所述的动态锁存器，其特征在于：所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至一地。
9.如权利要求2所述的动态锁存器，其特征在于：所述漏电补偿单元包括一NMOS晶体管，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管的所述漏极端电性连接至所述节点，所述源极端电性连接至所述输入端，所述栅极端电性连接至一地。
10.如权利要求2所述的动态锁存器，其特征在于：所述漏电补偿单元包括一PMOS晶体管，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的所述源极端电性连接至所述节点，所述漏极端电性连接至所述输入端，所述栅极端电性连接至一电源。
11.如权利要求1所述的动态锁存器，其特征在于：所述时钟信号包括一第一时钟信号及一第二时钟信号，所述第一时钟信号与所述第二时钟信号反相。
12.如权利要求1所述的动态锁存器，其特征在于：所述数据锁存单元为三态反相器。
13.如权利要求1所述的动态锁存器，其特征在于：所述数据保持单元为反相器。
14.一种数据运算单元，包括互联连接的控制电路、运算电路、多个动态锁存器，所述多个动态锁存器为串联和/或并联连接；其特征在于：所述多个动态锁存器为权利要求1-13中任意一种所述的动态锁存器。
15.一种芯片，其特征在于，包括至少一个如权利要求14所述的数据运算单元。
16.一种用于计算设备的算力板，其特征在于，包括至少一个如权利要求15所述的芯片。
17.一种计算设备，包括电源板、控制板、连接板、散热器以及多个算力板，所述控制板通过所述连接板与所述算力板连接，所述散热器设置在所述算力板的周围，所述电源板用于向所述连接板、所述控制板、所述散热器以及所述算力板提供电源，其特征在于：所述算力板为如权利要求16所述的算力板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023051256A1 (zh) * 2021-09-30 2023-04-06 北京比特大陆科技有限公司 动态锁存器、半导体芯片、算力板及计算设备

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4896296A (en) * 1985-03-04 1990-01-23 Lattice Semiconductor Corporation Programmable logic device configurable input/output cell
US5929687A (en) * 1995-11-08 1999-07-27 Matsushita Electric Industrial Co., Ltd. Signal transmitting circuit, signal receiving circuit, signal transmitting/receiving circuit, signal transmitting method, signal receiving method signal transmitting/receiving method, semiconductor integrated circuit, and control method thereof
KR20050078797A (ko) * 2004-02-03 2005-08-08 엘지전자 주식회사 누설 전류 방지 회로
CN1947338A (zh) * 2004-03-23 2007-04-11 德克萨斯仪器股份有限公司 减少漏电流的方法
US20080253180A1 (en) * 2005-07-05 2008-10-16 Michel Nicolaidis Hardened Memory Cell
US20110241745A1 (en) * 2010-04-02 2011-10-06 National Taiwan University Flip-flop circuit and leakage current suppression circuit utilized in a flip-flop circuit
US8115531B1 (en) * 2008-03-31 2012-02-14 Lsi Corporation D flip-flop having enhanced immunity to single-event upsets and method of operation thereof
KR20140077464A (ko) * 2012-12-14 2014-06-24 금오공과대학교 산학협력단 누설전류 보상기능을 구비한 티에스피씨 동적 플립플롭
CN106940199A (zh) * 2017-03-03 2017-07-11 重庆湃芯微电子有限公司 具有漏电流抑制的光频传感器
CN109379061A (zh) * 2018-09-29 2019-02-22 上海华虹宏力半导体制造有限公司 带置位功能的tspc触发器
CN208608969U (zh) * 2018-06-25 2019-03-15 北京嘉楠捷思信息技术有限公司 低漏电流动态d触发器及应用其的数据运算单元、芯片、算力板和计算设备
CN210899130U (zh) * 2019-09-30 2020-06-30 杭州嘉楠耘智信息科技有限公司 动态锁存器、数据运算单元、芯片、算力板及计算设备

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4896296A (en) * 1985-03-04 1990-01-23 Lattice Semiconductor Corporation Programmable logic device configurable input/output cell
US5929687A (en) * 1995-11-08 1999-07-27 Matsushita Electric Industrial Co., Ltd. Signal transmitting circuit, signal receiving circuit, signal transmitting/receiving circuit, signal transmitting method, signal receiving method signal transmitting/receiving method, semiconductor integrated circuit, and control method thereof
KR20050078797A (ko) * 2004-02-03 2005-08-08 엘지전자 주식회사 누설 전류 방지 회로
CN1947338A (zh) * 2004-03-23 2007-04-11 德克萨斯仪器股份有限公司 减少漏电流的方法
US20080253180A1 (en) * 2005-07-05 2008-10-16 Michel Nicolaidis Hardened Memory Cell
US8115531B1 (en) * 2008-03-31 2012-02-14 Lsi Corporation D flip-flop having enhanced immunity to single-event upsets and method of operation thereof
US20110241745A1 (en) * 2010-04-02 2011-10-06 National Taiwan University Flip-flop circuit and leakage current suppression circuit utilized in a flip-flop circuit
KR20140077464A (ko) * 2012-12-14 2014-06-24 금오공과대학교 산학협력단 누설전류 보상기능을 구비한 티에스피씨 동적 플립플롭
CN106940199A (zh) * 2017-03-03 2017-07-11 重庆湃芯微电子有限公司 具有漏电流抑制的光频传感器
CN208608969U (zh) * 2018-06-25 2019-03-15 北京嘉楠捷思信息技术有限公司 低漏电流动态d触发器及应用其的数据运算单元、芯片、算力板和计算设备
CN109379061A (zh) * 2018-09-29 2019-02-22 上海华虹宏力半导体制造有限公司 带置位功能的tspc触发器
CN210899130U (zh) * 2019-09-30 2020-06-30 杭州嘉楠耘智信息科技有限公司 动态锁存器、数据运算单元、芯片、算力板及计算设备

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
MARTIN HANSSON: "A Leakage Compensation Technique for Dynamic Latches and Flip-Flops in Nano-Scale CMOS", 2006 IEEE INTERNATIONAL SOC CONFERENCE, 15 January 2007 (2007-01-15), pages 1 - 2 *
孙鹏: "基于0.13μm工艺的切断...路单粒子效应加固电路的研究", 《复旦学报》, 30 April 2010 (2010-04-30) *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023051256A1 (zh) * 2021-09-30 2023-04-06 北京比特大陆科技有限公司 动态锁存器、半导体芯片、算力板及计算设备

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