CN110675909A - 动态寄存器、数据运算单元、芯片、算力板及计算设备 - Google Patents

动态寄存器、数据运算单元、芯片、算力板及计算设备 Download PDF

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CN110675909A CN201910947445.3A CN201910947445A CN110675909A CN 110675909 A CN110675909 A CN 110675909A CN 201910947445 A CN201910947445 A CN 201910947445A CN 110675909 A CN110675909 A CN 110675909A
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Abstract

本发明提供一种动态寄存器、数据运算单元、芯片、算力板及计算设备。动态寄存器，包括一输入端，一输出端，一时钟信号端，一开关单元，一锁存单元，一输出驱动单元，所述开关单元、所述锁存单元、所述输出驱动单元依次串接在所述输入端和所述输出端之间，所述开关单元和所述锁存单元之间具有一第一节点，所述锁存单元和所述输出驱动单元之间具有一第二节点；其中，还包括一漏电补偿单元，所述漏电补偿单元电性连接在所述第一节点、所述第二节点以及所述输出端之间。可以增加节点的等效电容，补偿节点的动态漏电流，提高数据的安全性和正确率。

Description

动态寄存器、数据运算单元、芯片、算力板及计算设备
技术领域
本发明涉及一种受时钟控制的存储器件，尤其涉及一种在大规模数据运算设备中应用的动态寄存器、数据运算单元、芯片、算力板及计算设备。
背景技术
动态寄存器应用非常广泛，可用做数字信号的寄存。图1为现有动态寄存器的电路结构图。如图1所示，动态寄存器包括串联连接在输入端D及输出端Q之间的传输门101、三态反相器102以及反相器103。传输门101与三态反相器102之间形成节点S0，三态反相器102与反相器103之间形成节点S1，数据通过三态反相器102以及反相器103中晶体管的寄生电容暂存在节点S0和/或节点S1。但是，节点S0和节点S1容易产生动态漏电，导致所暂存的数据丢失。
因此，如何有效减少动态寄存器的动态漏电实为需要解决的问题。
发明内容
为了解决上述问题，本发明提供一种动态寄存器，可以有效增加节点的等效电容，补偿节点的动态漏电流，提高数据的安全性和正确率。
为了实现上述目的，本发明提供一种动态寄存器，包括一输入端，用于输入一数据；一输出端，用于输出所述数据；一时钟信号端，用于提供时钟信号；一开关单元，在所述时钟信号控制下传输所述数据；一锁存单元，在所述时钟信号控制下锁存所述数据；一输出驱动单元，用于反相并输出从所述锁存单元接收到的所述数据；所述开关单元、所述锁存单元、所述输出驱动单元依次串接在所述输入端和所述输出端之间，所述开关单元和所述锁存单元之间具有一第一节点，所述锁存单元和所述输出驱动单元之间具有一第二节点；其中，还包括一漏电补偿单元，所述漏电补偿单元电性连接在所述第一节点、所述第二节点以及所述输出端之间。
上述的动态寄存器，其中，所述漏电补偿单元具有一第一端、一第二端以及一控制端，所述第一端电性连接至所述输出端，所述第二端电性连接至所述第一节点，所述控制端电性连接至所述第二节点。
上述的动态寄存器，其中，所述漏电补偿单元包括一PMOS晶体管及一NMOS晶体管，所述PMOS晶体管及所述NMOS晶体管串联连接在所述输出端与所述第一节点之间。
上述的动态寄存器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的所述源极端电性连接至所述输出端，所述漏极端电性连接至所述NMOS晶体管的所述漏极端，所述NMOS晶体管的所述源极端电性连接至所述第一节点，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至所述第二节点。
上述的动态寄存器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管的所述源极端电性连接至所述输出端，所述漏极端电性连接至所述PMOS晶体管的所述漏极端，所述PMOS晶体管的所述源极端电性连接至所述第一节点，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至所述第二节点。
上述的动态寄存器，其中，所述时钟信号包括一第一时钟信号及一第二时钟信号，所述第一时钟信号与所述第二时钟信号反相。
上述的动态寄存器，其中，所述开关单元为传输门。
上述的动态寄存器，其中，所述锁存单元为三态反相器。
上述的动态寄存器，其中，所述输出驱动单元为反相器。
使用本发明的动态寄存器，可以有效增加节点的等效电容，且能够从输出端反馈漏电电流到节点，补偿节点的动态漏电流，提高数据存储的稳定性，进而增强数据的安全性和正确率。
为了更好地实现上述目的，本发明还提供了一种数据运算单元，包括互联连接的控制电路、运算电路、多个动态寄存器，所述多个动态寄存器为串联和/或并联连接；其中，所述多个动态寄存器为上述的任意一种动态寄存器。
为了更好地实现上述目的，本发明还提供了一种芯片，其中，包括至少一个上述的数据运算单元。
为了更好地实现上述目的，本发明还提供了一种用于计算设备的算力板，其中，包括至少一个上述的芯片。
为了更好地实现上述目的，本发明还提供了一种计算设备，包括电源板、控制板、连接板、散热器以及多个算力板，所述控制板通过所述连接板与所述算力板连接，所述散热器设置在所述算力板的周围，所述电源板用于向所述连接板、所述控制板、所述散热器以及所述算力板提供电源，其中，所述算力板为上述的算力板。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为现有动态寄存器的电路结构示意图；
图2为本发明一实施例动态寄存器的电路结构示意图；
图3为本发明又一实施例动态寄存器的电路结构示意图；
图4为本发明数据运算单元的结构示意图；
图5为本发明芯片的结构示意图；
图6为本发明算力板的结构示意图；
图7为本发明计算设备的结构示意图。
其中，附图标记：
100、200：动态寄存器
101：传输门
102：三态反相器
103：反相器
201：开关单元
202：锁存单元
203：输出驱动单元
204：漏电补偿单元
201P、202P1、202P2、204P：PMOS晶体管
201N、202N1、202N2、204N：NMOS晶体管
400：数据运算单元
401：控制电路
402：运算电路
500：芯片
501：控制单元
600：算力板
700：计算设备
701：连接板
702：控制板
703：散热器
704：电源板
D：输入端
Q：输出端
CKP、CKN：时钟信号
S0、S1：节点
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
在说明书及后续的权利要求当中使用了某些词汇来指称特定组件。所属领域中具有通常知识者应可理解，制造商可能会用不同的名词来称呼同一个组件。本说明书及后续的权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。
在通篇说明书及后续的权利要求当中所提及的“包括”和“包含”为一开放式的用语，故应解释成“包含但不限定于”。以外，“连接”一词在此为包含任何直接及间接的电性连接手段。间接的电性连接手段包括通过其它装置进行连接。
实施例一：
图2为本发明一实施例动态寄存器的电路结构示意图。如图2所示，动态寄存器200包括输入端D、输出端Q、时钟信号端CKN、时钟信号端CKP、开关单元201、锁存单元202、输出驱动单元203以及漏电补偿单元204。开关单元201、锁存单元202以及输出驱动单元203依次串联连接在输入端D和输出端Q之间，开关单元201和锁存单元202之间形成第一节点S0，锁存单元202和输出驱动单元203之间形成第二节点S1。漏电补偿单元204电性连接在第一节点S0、第二节点S1以及输出端Q之间。其中，输入端D用于输入数据，输出端用于输出数据，时钟信号端CKN以及时钟信号端CKP用于提供时钟信号CKN以及时钟信号CKP，时钟信号CKN与时钟信号CKP为反相时钟信号。
具体的，如图2所示，动态寄存器200的开关单元201为传输门结构，开关单元201包括并联连接的PMOS晶体管201P以及NMOS晶体管201N。其中，PMOS晶体管201P的源极端与NMOS晶体管201N的源极端并联连接，并电性连接至输入端D，PMOS晶体管201P的漏极端与NMOS晶体管201N的漏极端并联连接，并电性连接至第一节点S0。NMOS晶体管201N的栅极端电性连接至时钟信号CKN，PMOS晶体管201P的栅极端电性连接至时钟信号CKP。当CKP为低电平时，CKN为高电平，PMOS晶体管201P与NMOS晶体管201N均为导通状态，输入端D的数据通过开关单元201传送至第一节点S0。当CKP为高电平时，CKN为低电平，PMOS晶体管201P与NMOS晶体管201N均为不导通状态，输入端D的数据不能通过开关单元201向第一节点S0进行传送。在本实施例中，开关单元201以传输门结构进行举例，当然，也可以是其他形式的开关单元，只要能够在时钟信号的控制下实现开关功能即可，本发明并不以此为限。
继续参照图2所示，动态寄存器200的锁存单元202为三态反相器结构，锁存单元202包括串联连接在电源VDD以及地VSS之间的PMOS晶体管202P1、202P2以及NMOS晶体管202N1、202N2。PMOS晶体管202P1和NMOS晶体管202N2的栅极端连接在一起，形成锁存单元202的输入端。PMOS晶体管202P2和NMOS晶体管202N1的漏极端连接在一起，形成锁存单元202的输出端。PMOS晶体管202P1的源极端连接到电源VDD，NMOS晶体管202N2的源极端连接到地VSS。PMOS晶体管202P2的源极端连接到PMOS晶体管202P1的漏极端，NMOS晶体管202N1的源极端连接到NMOS晶体管202N2的漏极端。
在本实施例中，PMOS晶体管202P2的栅极端受时钟信号CKN的控制，NMOS晶体管202N1的栅极端受时钟信号CKP的控制，作为锁存单元202的时钟控制端。当然，也可以是PMOS晶体管20212的栅极端受时钟信号CKN的控制，NMOS晶体管202N2的栅极端受时钟信号CKP的控制，本发明并不以此为限。
当CKP为低电平时，CKN为高电平，PMOS晶体管202P2与NMOS晶体管202N1均为不导通状态，锁存单元202呈高阻状态，第一节点S0处的数据不能通过锁存单元202，第二节点S1处的数据被锁存，保持原来的状态，起到数据寄存的作用。
当CKP为高电平时，CKN为低电平，PMOS晶体管202P2与NMOS晶体管202N1均为导通状态，锁存单元202起到将第一节点S0即锁存单元输入端的数据进行反相的作用，此时，将第一节点S0处的数据进行反相，并输出到第二节点S1，改写第二节点S1处的数据。
如图2所示，动态寄存200的输出驱动单元203为反相器结构，将从锁存单元202接收的数据即第二节点S1处的数据再次反相，以形成与输入端D的数据相同相位的数据，并将数据通过输出端Q将数据输出。同时，输出驱动单元还能够提高数据的驱动能力。
如图2所示，动态寄存器200还包括漏电补偿单元204。在本实施例中，漏电补偿单元204包括PMOS晶体管204P以及NMOS晶体管204N，PMOS晶体管204P以及NMOS晶体管204N串联连接在输出端Q以及第一节点S0之间。PMOS晶体管204P的源极端电性连接至输出端Q，PMOS晶体管204P的漏极端电性连接至NMOS晶体管204N的漏极端，NMOS晶体管204N的源极端电性连接至第一节点S0，PMOS晶体管204P以及NMOS晶体管204N的栅极端并联连接在一起，并电性连接至第二节点S1。
由于PMOS晶体管204P以及NMOS晶体管204N的栅极端同样都电性连接至第二节点S1，在相同电平的信号驱动下，PMOS晶体管204P以及NMOS晶体管204N不会同时导通，只能有一个处于导通状态，另一个处于截止状态。例如，当第二节点S1处的电位为高电平时，PMOS晶体管204P处于截止状态，而NMOS晶体管204N处于导通状态；当第二节点S1处的电位为低电平时，PMOS晶体管204P处于导通状态，而NMOS晶体管204N处于截止状态。因此，漏电补偿单元204可以将输出端Q的漏电电流反馈至第一节点S0处的同时，增加第二节点S1处的寄生电容，既可以补偿第一节点S0处的漏电电流，又可以增加第二节点S1处的寄生电容，从而提高第一节点S0及第二节点S1处数据存储的稳定性，增强数据的正确性和安全性。
实施例二：
图3为本发明又一实施例动态寄存器的电路结构示意图。如图3所示，动态寄存器200包括输入端D、输出端Q、时钟信号端CKN、时钟信号端CKP、开关单元201、锁存单元202、输出驱动单元203以及漏电补偿单元204。开关单元201、锁存单元202以及输出驱动单元203依次串联连接在输入端D和输出端Q之间，开关单元201和锁存单元202之间形成第一节点S0，锁存单元202和输出驱动单元203之间形成第二节点S1。漏电补偿单元204电性连接在第一节点S0、第二节点S1以及输出端Q之间。其中，输入端D用于输入数据，输出端用于输出数据，时钟信号端CKN以及时钟信号端CKP用于提供时钟信号CKN以及时钟信号CKP，时钟信号CKN与时钟信号CKP为反相时钟信号。
具体的，如图3所示，动态寄存器200的开关单元201为传输门结构，开关单元201包括并联连接的PMOS晶体管201P以及NMOS晶体管201N。其中，PMOS晶体管201P的源极端与NMOS晶体管201N的源极端并联连接，并电性连接至输入端D，PMOS晶体管201P的漏极端与NMOS晶体管201N的漏极端并联连接，并电性连接至第一节点S0。NMOS晶体管201N的栅极端电性连接至时钟信号CKN，PMOS晶体管201P的栅极端电性连接至时钟信号CKP。当CKP为低电平时，CKN为高电平，PMOS晶体管201P与NMOS晶体管201N均为导通状态，输入端D的数据通过开关单元201传送至第一节点S0。当CKP为高电平时，CKN为低电平，PMOS晶体管201P与NMOS晶体管201N均为不导通状态，输入端D的数据不能通过开关单元201向第一节点S0进行传送。在本实施例中，开关单元201以传输门结构进行举例，当然，也可以是其他形式的开关单元，只要能够在时钟信号的控制下实现开关功能即可，本发明并不以此为限。
继续参照图3所示，动态寄存器200的锁存单元202为三态反相器结构，锁存单元202包括串联连接在电源VDD以及地VSS之间的PMOS晶体管202P1、202P2以及NMOS晶体管202N1、202N2。PMOS晶体管202P1和NMOS晶体管202N2的栅极端连接在一起，形成锁存单元202的输入端。PMOS晶体管202P2和NMOS晶体管202N1的漏极端连接在一起，形成锁存单元202的输出端。PMOS晶体管202P1的源极端连接到电源VDD，NMOS晶体管202N2的源极端连接到地VSS。PMOS晶体管202P2的源极端连接到PMOS晶体管202P1的漏极端，NMOS晶体管202N1的源极端连接到NMOS晶体管202N2的漏极端。
在本实施例中，PMOS晶体管202P2的栅极端受时钟信号CKN的控制，NMOS晶体管202N1的栅极端受时钟信号CKP的控制，作为锁存单元202的时钟控制端。当然，也可以是PMOS晶体管202P1的栅极端受时钟信号CKN的控制，NMOS晶体管202N2的栅极端受时钟信号CKP的控制，本发明并不以此为限。
当CKP为低电平时，CKN为高电平，PMOS晶体管202P2与NMOS晶体管202N1均为不导通状态，锁存单元202呈高阻状态，第一节点S0处的数据不能通过锁存单元202，第二节点S1处的数据被锁存，保持原来的状态，起到数据寄存的作用。
当CKP为高电平时，CKN为低电平，PMOS晶体管202P2与NMOS晶体管202N1均为导通状态，锁存单元202起到将第一节点S0即锁存单元输入端的数据进行反相的作用，此时，将第一节点S0处的数据进行反相，并输出到第二节点S1，改写第二节点S1处的数据。
如图3所示，动态寄存200的输出驱动单元203为反相器结构，将从锁存单元202接收的数据即第二节点S1处的数据再次反相，以形成与输入端D的数据相同相位的数据，并将数据通过输出端Q将数据输出。同时，输出驱动单元还能够提高数据的驱动能力。
如图3所示，动态寄存器200还包括漏电补偿单元204。与图2所示实施例不同之处在于，在本实施例中，漏电补偿单元204包括PMOS晶体管204P以及NMOS晶体管204N，PMOS晶体管204P以及NMOS晶体管204N串联连接在输出端Q以及第一节点S0之间。PMOS晶体管204P的源极端电性连接至第一节点S0，PMOS晶体管204P的漏极端电性连接至NMOS晶体管204N的漏极端，NMOS晶体管204N的源极端电性连接至输出端Q，PMOS晶体管204P以及NMOS晶体管204N的栅极端并联连接在一起，并电性连接至第二节点S1。
由于PMOS晶体管204P以及NMOS晶体管204N的栅极端同样都电性连接至第二节点S1，在相同电平的信号驱动下，PMOS晶体管204P以及NMOS晶体管204N不会同时导通，只能有一个处于导通状态，另一个处于截止状态。例如，当第二节点S1处的电位为高电平时，PMOS晶体管204P处于截止状态，而NMOS晶体管204N处于导通状态；当第二节点S1处的电位为低电平时，PMOS晶体管204P处于导通状态，而NMOS晶体管204N处于截止状态。因此，漏电补偿单元204可以将输出端Q的漏电电流反馈至第一节点S0处的同时，增加第二节点S1处的寄生电容，既可以补偿第一节点S0处的漏电电流，又可以增加第二节点S1处的寄生电容，从而提高第一节点S0及第二节点S1处数据存储的稳定性，增强数据的正确性和安全性。
本发明还提供一种数据运算单元，图4为本发明数据运算单元的结构示意图。如图4所示，数据运算单元400包括控制电路401、运算电路402以及多个动态寄存200。控制电路401对动态寄存200中的数据进行刷新并从动态寄存200中读取数据，运算电路402对读取的数据进行运算，再由控制电路401将运算结果输出。
本发明还提供一种芯片，图5为本发明芯片的结构示意图。如图5所示，芯片500包括控制单元501，以及一个或多个数据运算单元400。控制单元501向数据运算单元400输入数据并将数据运算单元400输出的数据进行处理。
本发明还提供一种算力板，图6为本发明算力板的结构示意图。如图6所示，每一个算力板600上包括一个或多个芯片500，对计算设备下发的工作数据进行大规模运算。
本发明还提供一种计算设备，所述计算设备优选用于挖掘虚拟数字货币的运算，当然所述计算设备也可以用于其他任何海量运算。图7为本发明计算设备的结构示意图。如图7所示，每一个计算设备700包括连接板701、控制板702、散热器703、电源板704，以及一个或多个算力板600。控制板702通过连接板701与算力板600连接，散热器703设置在算力板600的周围。电源板704用于向所述连接板701、控制板702、散热器703以及算力板600提供电源。
需要说明的是，在本发明的描述中，术语“横向”、“纵向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，并不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
换言之，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (13)

1.一种动态寄存器，其特征在于，包括：
一输入端，用于输入一数据；
一输出端，用于输出所述数据；
一时钟信号端，用于提供时钟信号；
一开关单元，在所述时钟信号控制下传输所述数据；
一锁存单元，在所述时钟信号控制下锁存所述数据；
一输出驱动单元，用于反相并输出从所述锁存单元接收到的所述数据；
所述开关单元、所述锁存单元、所述输出驱动单元依次串接在所述输入端和所述输出端之间，所述开关单元和所述锁存单元之间具有一第一节点，所述锁存单元和所述输出驱动单元之间具有一第二节点；
其中，还包括一漏电补偿单元，所述漏电补偿单元电性连接在所述第一节点、所述第二节点以及所述输出端之间。
2.如权利要求1所述的动态寄存器，其特征在于：所述漏电补偿单元具有一第一端、一第二端以及一控制端，所述第一端电性连接至所述输出端，所述第二端电性连接至所述第一节点，所述控制端电性连接至所述第二节点。
3.如权利要求2所述的动态寄存器，其特征在于：所述漏电补偿单元包括一PMOS晶体管及一NMOS晶体管，所述PMOS晶体管及所述NMOS晶体管串联连接在所述输出端与所述第一节点之间。
4.如权利要求3所述的动态寄存器，其特征在于：所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的所述源极端电性连接至所述输出端，所述漏极端电性连接至所述NMOS晶体管的所述漏极端，所述NMOS晶体管的所述源极端电性连接至所述第一节点，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至所述第二节点。
5.如权利要求3所述的动态寄存器，其特征在于：所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管的所述源极端电性连接至所述输出端，所述漏极端电性连接至所述PMOS晶体管的所述漏极端，所述PMOS晶体管的所述源极端电性连接至所述第一节点，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至所述第二节点。
6.如权利要求1所述的动态寄存器，其特征在于：所述时钟信号包括一第一时钟信号及一第二时钟信号，所述第一时钟信号与所述第二时钟信号反相。
7.如权利要求1所述的动态寄存器，其特征在于：所述开关单元为传输门。
8.如权利要求1所述的动态寄存器，其特征在于：所述锁存单元为三态反相器。
9.如权利要求1所述的动态寄存器，其特征在于：所述输出驱动单元为反相器。
10.一种数据运算单元，包括互联连接的控制电路、运算电路、多个动态寄存器，所述多个动态寄存器为串联和/或并联连接；其特征在于：所述多个动态寄存器为权利要求1-9中任意一种所述的动态寄存器。
11.一种芯片，其特征在于，包括至少一个如权利要求10所述的数据运算单元。
12.一种用于计算设备的算力板，其特征在于，包括至少一个如权利要求11所述的芯片。
13.一种计算设备，包括电源板、控制板、连接板、散热器以及多个算力板，所述控制板通过所述连接板与所述算力板连接，所述散热器设置在所述算力板的周围，所述电源板用于向所述连接板、所述控制板、所述散热器以及所述算力板提供电源，其特征在于：所述算力板为如权利要求12所述的算力板。
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