CN112929012A - 漏电补偿锁存器、数据运算单元以及芯片 - Google Patents

Abstract

本发明实施例提供了一种漏电补偿锁存器、数据运算单元以及芯片，其中，漏电补偿锁存器包括：输入端，用于输入数据；时钟信号端，用于提供时钟信号；锁存单元，与输入端连接，用于在时钟信号的控制下锁存从输入端输入的数据；反相单元，与锁存单元连接，用于对锁存单元输出的数据进行反相操作；反相单元与锁存单元之间存在数据存储节点；输出端，用于从反相单元读出数据；漏电补偿单元，电性连接在数据存储节点和输出端之间，当锁存单元在时钟信号的控制下处于高阻状态时，漏电补偿单元用于基于输出端输出的数据，对数据存储节点进行漏电补偿。本发明实施例的漏电补偿锁存器，可延缓数据存储节点处漏电的速度，避免锁存器中数据丢失的问题。

Description

漏电补偿锁存器、数据运算单元以及芯片

技术领域

本发明实施例涉及半导体器件技术领域，尤其涉及一种漏电补偿锁存器、数据运算单元以及芯片。

背景技术

锁存器是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。锁存，就是把信号暂存以维持某种电平状态。锁存器的最主要作用是缓存。

现有锁存器通常包括：锁存单元和反相单元，锁存单元和反相单元串联连接。当锁存单元在时钟信号的控制下处于导通状态时，输入锁存器的数据依次通过锁存单元和反相单元，并可直接从输出端输出；当锁存单元在时钟信号的控制下处于高阻状态(截止状态)时，输入端无法继续输入数据，反相单元中晶体管的寄生电容(栅电容)对锁存单元和反相单元之间的数据存储节点处的数据进行暂存。这样，可以基于寄生电容中的电荷来保持数据存储节点处的电平状态，从而使得反相单元继续输出数据。

但是，半导体元件具有漏电流，即：在截止状态下，半导体元件中也存在微小的电流。当锁存单元处于截止状态时，由于锁存单元中漏电流的存在，数据存储节点处出现漏电现象，导致锁存器中数据丢失的问题。

发明内容

本发明的目的在于提出一种漏电补偿锁存器、数据运算单元以及芯片，用于延缓漏电的速度，避免锁存器中数据丢失的问题。

本发明实施例的第一方面，提供了一种漏电补偿锁存器，包括：

输入端，用于输入数据；

时钟信号端，用于提供时钟信号；

锁存单元，与所述输入端连接，用于在所述时钟信号的控制下锁存从所述输入端输入的数据；

反相单元，与所述锁存单元连接，用于对所述锁存单元输出的数据进行反相操作；所述反相单元与所述锁存单元之间存在一数据存储节点；

输出端，用于从所述反相单元读出数据；

漏电补偿单元，电性连接在所述数据存储节点和所述输出端之间，当所述锁存单元在所述时钟信号的控制下处于高阻状态时，所述漏电补偿单元用于基于所述输出端输出的数据，对所述数据存储节点进行漏电补偿。

可选地，所述漏电补偿单元包括：第一漏电补偿电路和第二漏电补偿电路；

所述第一漏电补偿电路的一端与所述数据存储节点连接，另一端与所述输出端连接；当所述数据存储节点处为高电平状态时，所述第一漏电补偿电路用于对所述数据存储节点进行漏电补偿；

所述第二漏电补偿电路的一端与所述数据存储节点连接，另一端与所述输出端连接；当所述数据存储节点处为低电平状态时，所述第二漏电补偿电路用于对所述数据存储节点进行漏电补偿。

可选地，所述第一漏电补偿电路包括：第一PMOS晶体管和第二PMOS晶体管；

所述第一PMOS晶体管的源极与电源连接，所述第一PMOS晶体管的栅极与所述输出端连接；所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的源极连接；

所述第二PMOS晶体管的栅极与电源连接；所述第二PMOS晶体管的漏极与所述数据存储节点连接；

所述第二漏电补偿电路包括：第一NMOS晶体管和第二NMOS晶体管；

所述第一NMOS晶体管的源极与地连接，所述第一NMOS晶体管的栅极与所述输出端连接；所述第一NMOS晶体管的漏极与所述第二NMOS晶体管的源极连接；

所述第二NMOS晶体管的栅极与地连接；所述第二PMOS晶体管的漏极与所述数据存储节点连接。

可选地，所述锁存单元包括：反相器和第一传输门；

所述反相器与所述输入端连接，用于对所述输入端输入的数据进行反相操作；

所述第一传输门与所述反相器连接，用于传输经所述反相器反相后的数据；所述第一传输门与所述时钟信号端连接，用于控制所述锁存单元的状态，所述锁存单元的状态包括：高阻状态或导通状态。

可选地，所述第一传输门为抗漏电器件。

可选地，所述锁存单元包括：第二传输门。

可选地，所述锁存单元包括：三态反相器。

本发明实施例的第二方面，提供了一种数据运算单元，所述数据运算单元包括：至少一个上述第一方面所述的漏电补偿锁存器。

本发明实施例的第三方面，提供了一种芯片，所述芯片包括：至少一个上述第二方面所述的数据运算单元。

根据本发明实施例提供的漏电补偿锁存器、数据运算单元以及芯片，其中，漏电补偿锁存器包括：输入端，用于输入数据；时钟信号端，用于提供时钟信号；锁存单元，与所述输入端连接，用于在所述时钟信号的控制下锁存从所述输入端输入的数据；反相单元，与所述锁存单元连接，用于对所述锁存单元输出的数据进行反相操作；所述反相单元与所述锁存单元之间存在一数据存储节点；输出端，用于从所述反相单元读出数据；漏电补偿单元，电性连接在所述数据存储节点和所述输出端之间，当所述锁存单元在所述时钟信号的控制下处于高阻状态时，所述漏电补偿单元用于基于所述输出端输出的数据，对所述数据存储节点进行漏电补偿。

本发明实施例中的漏电补偿锁存器，当锁存单元处于高阻状态时，可以通过电性连接在数据存储节点和输出端之间的漏电补偿单元，对数据存储节点进行漏电补偿，从而延缓数据存储节点处漏电的速度，避免锁存器中数据丢失的问题。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1为本发明实施例一中漏电补偿锁存器的电路结构图；

图2为本发明实施例二中漏电补偿锁存器的电路结构图；

图3为本发明实施例三中漏电补偿锁存器的电路结构图；

图4为本发明实施例四中漏电补偿锁存器的电路结构图；

图5为本发明实施例五中漏电补偿锁存器的电路结构图；

图6为本发明实施例六中漏电补偿锁存器的电路结构图；

图7为本发明实施例七中数据运算单元的结构示意图；

图8为本发明实施例八中芯片的结构示意图。

标号说明

D：输入端； CLKP、CLKN：时钟信号； 101：锁存单元

102：反相单元； S：数据存储节点； Q、QN：输出端； 103：漏电补偿单元；

1031：第一漏电补偿电路； 1032：第二漏电补偿电路；

1031P1：第一漏电补偿电路中的第一PMOS晶体管；

1031P2：第一漏电补偿电路中的第二PMOS晶体管；

1032N1：第二漏电补偿电路中的第一NMOS晶体管；

1032N2：第二漏电补偿电路中的第二NMOS晶体管；

101P3：锁存单元中的第三PMOS晶体管；

101P4：锁存单元中的第四PMOS晶体管；

101N3：锁存单元中的第三NMOS晶体管；

101N4:锁存单元中的第四NMOS晶体管；

700：数据运算单元； 701：数据运算单元中的控制电路；

702：数据运算单元中的运算电路； 703：漏电补偿锁存器；

800：芯片； 801：芯片的控制单元。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅配置为解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

参见图1，图1为本发明实施例一中漏电补偿锁存器的电路结构图，该漏电补偿锁存器包括：输入端D，用于输入数据；时钟信号端，用于提供时钟信号，具体的：用于提供两个互为反相信号的时钟信号：时钟信号CLKP和时钟信号CLKN；锁存单元101，与输入端D连接，用于在时钟信号CLKP和CLKN的控制下锁存输入端D输入的数据；反相单元102，与锁存单元101连接，用于对锁存单元101输出的数据进行反相操作，反相单元102与锁存单元101之间存在一数据存储节点S；输出端Q，用于从反相单元102读出数据；漏电补偿单元103，电性连接在数据存储节点S和输出端Q之间，当锁存单元101在时钟信号的控制下处于高阻状态时，漏电补偿单元103用于基于输出端Q输出的数据，对数据存储节点S进行漏电补偿。

参见图1，锁存单元101可以包括：反相器和第一传输门；反相器与输入端D连接，用于对输入端D输入的数据进行反相操作；第一传输门与反相器连接，用于传输经反相器反相后的数据；第一传输门与时钟信号端连接，用于控制锁存单元101的状态，锁存单元101的状态包括：高阻状态或导通状态。

具体的，当锁存单元101在时钟信号的控制下处于导通状态时，从输入端D输入的数据依次通过锁存单元101中的反相器、锁存单元101中的第一传输门以及反相单元102，并可直接从输出端Q输出；当锁存单元101在时钟信号的控制下处于高阻状态(截止状态)时，输入端D无法继续输入数据，反相单元102中晶体管的寄生电容(栅电容)对数据存储节点S处的数据进行暂存，这样，可以基于寄生电容中的电荷来保持数据存储节点S处的电平状态，从而使得反相单元102继续输出数据。

参见图1，漏电补偿单元103可以包括：第一漏电补偿电路1031和第二漏电补偿电路1032；第一漏电补偿电路1031的一端与数据存储节点S连接，另一端与输出端Q连接；当数据存储节点S处为高电平状态时，第一漏电补偿电路1031用于对数据存储节点S进行漏电补偿；第二漏电补偿电路1032的一端与数据存储节点S连接，另一端与输出端Q连接；当数据存储节点S处为低电平状态时，第二漏电补偿电路1032用于对数据存储节点S进行漏电补偿。

进一步的，第一漏电补偿电路1031可以包括：第一PMOS晶体管1031P1和第二PMOS晶体管1031P2；第一PMOS晶体管1031P1的源极与电源连接，第一PMOS晶体管1031P1的栅极与输出端Q连接；第一PMOS晶体管1031P1的漏极与第二PMOS晶体管1031P2的源极连接；第二PMOS晶体管1031P2的栅极与电源连接；第二PMOS晶体管1031P2的漏极与数据存储节点S连接；第二漏电补偿电路1032包括：第一NMOS晶体管1032N1和第二NMOS晶体管1032N2；第一NMOS晶体管1032N1的源极与地连接，第一NMOS晶体管1032N1的栅极与输出端连接；第一NMOS晶体管1032N1的漏极与第二NMOS晶体管1032N2的源极连接；第二NMOS晶体管1032N2的栅极与地连接；第二PMOS晶体管1032N2的漏极与数据存储节点S连接。

为便于理解，在对本发明实施例一中漏电补偿锁存器的漏电补偿过程进行说明之前，首先对漏电现象进行解释：

当图1中仅包含锁存单元101和反相单元102，而未设置漏电补偿单元103时，数据存储节点S处存在漏电现象，具体的，漏电现象分为两种：

第一种漏电现象：当时钟信号CLKP为低电平，时钟信号CLKN为高电平，且输入端D输入的数据为“0”时，锁存单元101为导通状态，输入端D输入的数据会正常写入锁存器，具体的：锁存单元101中的反相器会对输入端D输入的数据“0”进行反相，得到数据“1”，之后将数据“1”依次传输至第一传输门和数据存储节点S处，并存储至反相单元102中晶体管的寄生电容中；之后若发生时钟信号的翻转，即：CLKP变为高电平，CLKN变为低电平，锁存单元101变为高阻状态，具体的，参见图1，锁存单元101中的第一传输门处于截止状态，此时，若输入端D的输入数据发生变化：由“0”变为“1”，则反相器中的NMOS晶体管101N1导通，由于第一传输门在截止状态下具有漏电流，且NMOS晶体管101N1的源极接地，因此数据存储节点S处的数据“1”会经第一传输门和101N1，发生漏电，随着时间推移，数据存储节点S处的数据“1”将会变为“0”，即出现数据丢失问题。

第二种漏电现象：当时钟信号CLKP为低电平，时钟信号CLKN为高电平，且输入端D输入的数据为“1”时，锁存单元101为导通状态，输入端D输入的数据会正常写入锁存器，具体的：锁存单元101中的反相器会对输入端D输入的数据“1”进行反相，得到数据“0”，之后将数据“0”传输至节点S处；之后若发生时钟信号的翻转，即：CLKP变为高电平，CLKN变为低电平，锁存单元101变为高阻状态，具体的，参见图1，锁存单元101中的第一传输门处于截止状态，此时，若输入端D的输入数据发生变化：由“1”变为“0”，则锁存单元101中的PMOS晶体管101P1导通，由于第一传输门在截止状态下具有漏电流，且PMOS晶体管101P1的源极接电源，因此数据存储节点S处的数据“0”会经第一传输门和101P1，发生漏电，即：电源对数据存储节点S充电。随着时间推移，数据存储节点S处的数据“0”将会变为“1”，即出现数据丢失问题。

对上述过程进行总结：

第一种漏电现象：当锁存单元101由导通状态变为截止状态，输入端D输入的数据由“0”变为“1”后，数据存储节点S处发生漏电，数据由“1”变为“0”，出现数据丢失问题；第二种漏电现象：当锁存单元101由导通状态变为截止状态，输入端D输入的数据由“1”变为“0”后，数据存储节点S处发生漏电，数据由“0”变为“1”，出现数据丢失问题。

下面对本发明实施例一中漏电补偿锁存器的漏电补偿过程进行详细说明：

针对上述第一种漏电现象，图1所示漏电补偿锁存器中漏电补偿单元103对数据存储节点S的漏电补偿过程为：

在锁存单元101由导通状态变为截止状态，输入端D输入的数据由“0”变为“1”的瞬间，数据存储节点S处的数据仍为“1”，经反相单元102反相之后，输出端Q输出的数据为“0”。由于第二PMOS晶体管1031P2处于常截止状态，并且，此时第一PMOS晶体管1031P1导通，第一PMOS晶体管1031P1的源极与电源连接，因此，数据存储节点S与电源之间经第一PMOS晶体管1031P1和第二PMOS晶体管1031P2形成上拉的漏电流，对数据存储节点S充电，以进行漏电补偿，延缓漏电速度，使得数据存储节点S处的数据“1”不会发生改变，也就是说，漏电补偿单元103中的第一漏电补偿电路1031在数据存储节点S处输入了一个较弱的补偿信号，使得数据存储节点S处的数据始终为“1”。另外，由于上述补偿信号是基于漏电流得到的，因此，补偿信号比较弱，并不会影响漏电补偿锁存器正常的数据写入过程。

针对上述第二种漏电现象，图1所示漏电补偿锁存器中漏电补偿单元103对数据存储节点S的漏电补偿过程为：

在锁存单元101由导通状态变为截止状态，输入端D输入的数据由“1”变为“0”的瞬间，数据存储节点S处的数据仍为“0”，经反相单元102反相之后，输出端Q输出的数据为“1”。由于第二NMOS晶体管1032N2处于常截止状态，并且，此时第一NMOS晶体管1032N1导通，第一NMOS晶体管1032N1的源极与地连接，因此，数据存储节点S与地之间经第一NMOS晶体管1032N1和第二NMOS晶体管1032N2形成下拉的漏电流，对数据存储节点S放电，以进行漏电补偿，延缓漏电速度，使得数据存储节点S处的数据“0”不会发生改变，也就是说，漏电补偿单元103中的第二漏电补偿电路1032在数据存储节点S处输入了一个较弱的补偿信号，使得数据存储节点S处的数据始终为“0”。另外，由于上述补偿信号是基于漏电流得到的，因此，补偿信号比较弱，并不会影响漏电补偿锁存器正常的数据写入过程。

进一步地，在一些可选实施例中，可以选择可使用抗漏电器件作为第一传输门，这样，当锁存单元101处于高阻状态时，第一传输门可以延缓数据存储节点处漏电的速度。具体的，抗漏电器件可以为阈值电压较大的低漏电器件，或者也可以为栅长较长的器件。

图1所示实施例中的漏电补偿锁存器，当锁存单元101处于高阻状态时，可以通过电性连接在数据存储节点S和输出端Q之间的漏电补偿单元103，对数据存储节点S进行漏电补偿，从而避免因漏电导致的锁存器中数据丢失的问题。

基于图1所示实施例提供的漏电补偿锁存器，本发明还提供了另一种漏电补偿锁存器。参见图2，图2为本发明实施例二中漏电补偿锁存器的电路结构图，在该实施例的第一漏电补偿电路1031中，第一PMOS晶体管1031P1和第二PMOS晶体管1031P2之间的连接关系也可以为：所述第一PMOS晶体管1031P1的源极与电源连接，所述第一PMOS晶体管1031P1的栅极与电源连接；所述第一PMOS晶体管1031P1的漏极与所述第二PMOS晶体管1031P2的源极连接；所述第二PMOS晶体管1031P2的栅极与所述输出端Q连接；所述第二PMOS晶体管1031P2的漏极与所述数据存储节点S连接。

对应地，在图2所示漏电补偿锁存器的第二漏电补偿电路1032中，第一NMOS晶体管1032N1和第二NMOS晶体管1032N2之间的连接关系可以为：所述第一NMOS晶体管1032N1的源极与地连接，所述第一NMOS晶体管1032N1的栅极与地连接；所述第一NMOS晶体管1032N1的漏极与所述第二NMOS晶体管1032N2的源极连接；所述第二NMOS晶体管1032N2的栅极与所述输出端Q连接；所述第二PMOS晶体管1032N2的漏极与所述数据存储节点S连接。

图2所示漏电补偿锁存器中，其他部分的连接关系与图1所示漏电补偿锁存器相同，并且能够获得与图1所示实施例相同的有益效果，此处不再赘述。

参见图3，图3为本发明实施例三中漏电补偿锁存器的电路结构图，该漏电补偿锁存器包括：输入端D，用于输入数据；时钟信号端，用于提供时钟信号，具体的：用于提供两个互为反相信号的时钟信号：时钟信号CLKP和时钟信号CLKN；锁存单元101，与输入端D连接，用于在时钟信号CLKP和CLKN的控制下锁存输入端D输入的数据；反相单元102，与锁存单元101连接，用于对锁存单元101输出的数据进行反相操作，反相单元102与锁存单元101之间存在一数据存储节点S；输出端QN，用于从反相单元102读出数据；漏电补偿单元103，电性连接在数据存储节点S和输出端QN之间，当锁存单元101在时钟信号的控制下处于高阻状态时，漏电补偿单元103用于基于输出端QN输出的数据，对数据存储节点S进行漏电补偿。

参见图3，锁存单元101可以包括：第二传输门。

具体的，当第二传输门在时钟信号的控制下处于导通状态时，从输入端D输入的数据依次通过第二传输门以及反相单元102，经反相单元102反相之后，可直接从输出端QN输出；当第二传输门在时钟信号的控制下处于高阻状态(截止状态)时，输入端D无法继续输入数据，反相单元102中晶体管的寄生电容(栅电容)对数据存储节点S处的数据进行暂存，这样，可以基于寄生电容中的电荷来保持数据存储节点S处的电平状态，从而使得反相单元102继续输出数据。

参见图3，漏电补偿单元103可以包括：第一漏电补偿电路1031和第二漏电补偿电路1032；第一漏电补偿电路1031的一端与数据存储节点S连接，另一端与输出端QN连接；当数据存储节点S处为高电平状态时，第一漏电补偿电路1031用于对数据存储节点S进行漏电补偿；第二漏电补偿电路1032的一端与数据存储节点S连接，另一端与输出端QN连接；当数据存储节点S处为低电平状态时，第二漏电补偿电路1032用于对数据存储节点S进行漏电补偿。

进一步的，第一漏电补偿电路1031可以包括：第一PMOS晶体管1031P1和第二PMOS晶体管1031P2；第一PMOS晶体管1031P1的源极与电源连接，第一PMOS晶体管1031P1的栅极与输出端QN连接；第一PMOS晶体管1031P1的漏极与第二PMOS晶体管1031P2的源极连接；第二PMOS晶体管1031P2的栅极与电源连接；第二PMOS晶体管1031P2的漏极与数据存储节点S连接；第二漏电补偿电路1032包括：第一NMOS晶体管1032N1和第二NMOS晶体管1032N2；第一NMOS晶体管1032N1的源极与地连接，第一NMOS晶体管1032N1的栅极与输出端QN连接；第一NMOS晶体管1032N1的漏极与第二NMOS晶体管1032N2的源极连接；第二NMOS晶体管1032N2的栅极与地连接；第二PMOS晶体管1032N2的漏极与数据存储节点S连接。

下面对本发明实施例三中漏电补偿锁存器的漏电补偿过程进行详细说明：

在锁存单元101由导通状态变为截止状态，输入端D输入的数据由“0”变为“1”的瞬间，数据存储节点S处的数据仍为“0”，经反相单元102反相之后，输出端QN输出的数据为“1”。由于第二NMOS晶体管1032N2处于常截止状态，并且，此时第一NMOS晶体管1032N1导通，第一NMOS晶体管1032N1的源极与地连接，因此，数据存储节点S与地之间经第一NMOS晶体管1032N1和第二NMOS晶体管1032N2形成下拉的漏电流，对数据存储节点S放电，以进行漏电补偿，延缓漏电速度，使得数据存储节点S处的数据“0”不会生改变，也就是说，漏电补偿单元103中的第二漏电补偿电路1032在数据存储节点S处输入了一个较弱的补偿信号，使得数据存储节点S处的数据始终为“0”。另外，由于上述补偿信号是基于漏电流得到的，因此，补偿信号比较弱，并不会影响漏电补偿锁存器正常的数据写入过程。

在锁存单元101由导通状态变为截止状态，输入端D输入的数据由“1”变为“0”的瞬间，数据存储节点S处的数据仍为“1”，经反相单元102反相之后，输出端QN输出的数据为“0”。由于第二PMOS晶体管1031P2处于常截止状态，并且，此时第一PMOS晶体管1031P1导通，第一PMOS晶体管1031P1的源极与电源连接，因此，数据存储节点S与电源之间经第一PMOS晶体管1031P1和第二PMOS晶体管1031P2形成上拉的漏电流，对数据存储节点S充电，以进行漏电补偿，延缓漏电速度，使得数据存储节点S处的数据“1”不会发生改变，也就是说，漏电补偿单元103中的第一漏电补偿电路1031在数据存储节点S处输入了一个较弱的补偿信号，使得数据存储节点S处的数据始终为“1”。另外，由于上述补偿信号是基于漏电流得到的，因此，补偿信号比较弱，并不会影响漏电补偿锁存器正常的数据写入过程。

图3所示实施例中的漏电补偿锁存器，当锁存单元101处于高阻状态时，可以通过电性连接在数据存储节点S和输出端QN之间的漏电补偿单元103，对数据存储节点S进行漏电补偿，从而避免因漏电导致的锁存器中数据丢失的问题。

基于图3所示实施例提供的漏电补偿锁存器，本发明还提供了另一种漏电补偿锁存器。参见图4，图4为本发明实施例四中漏电补偿锁存器的电路结构图，在该实施例的第一漏电补偿电路1031中，第一PMOS晶体管1031P1和第二PMOS晶体管1031P2之间的连接关系也可以为：所述第一PMOS晶体管1031P1的源极与电源连接，所述第一PMOS晶体管1031P1的栅极与电源连接；所述第一PMOS晶体管1031P1的漏极与所述第二PMOS晶体管1031P2的源极连接；所述第二PMOS晶体管1031P2的栅极与所述输出端QN连接；所述第二PMOS晶体管1031P2的漏极与所述数据存储节点S连接。

对应地，在图4所示漏电补偿锁存器的第二漏电补偿电路1032中，第一NMOS晶体管1032N1和第二NMOS晶体管1032N2之间的连接关系可以为：所述第一NMOS晶体管1032N1的源极与地连接，所述第一NMOS晶体管1032N1的栅极与地连接；所述第一NMOS晶体管1032N1的漏极与所述第二NMOS晶体管1032N2的源极连接；所述第二NMOS晶体管1032N2的栅极与所述输出端QN连接；所述第二PMOS晶体管1032N2的漏极与所述数据存储节点S连接。

图4所示漏电补偿锁存器中，其他部分的连接关系与图3所示漏电补偿锁存器相同，并且能够获得与图3所示实施例相同的有益效果，此处不再赘述。

参见图5，图5为本发明实施例五中漏电补偿锁存器的电路结构图，该漏电补偿锁存器包括：输入端D，用于输入数据；时钟信号端，用于提供时钟信号，具体的：用于提供两个互为反相信号的时钟信号：时钟信号CLKP和时钟信号CLKN；锁存单元101，与输入端D连接，用于在时钟信号CLKP和CLKN的控制下锁存输入端D输入的数据；反相单元102，与锁存单元101连接，用于对锁存单元101输出的数据进行反相操作，反相单元102与锁存单元101之间存在一数据存储节点S；输出端Q，用于从反相单元102读出数据；漏电补偿单元103，电性连接在数据存储节点S和输出端Q之间，当锁存单元101在时钟信号的控制下处于高阻状态时，漏电补偿单元103用于基于输出端Q输出的数据，对数据存储节点S进行漏电补偿。

参见图5，锁存单元101可以包括：三态反相器。进一步的，三态反相器包括：第三PMOS晶体管101P3、第四PMOS晶体管101P4、第三NMOS晶体管101N3以及第四NMOS晶体管101N4；第三PMOS晶体管101P3、第四PMOS晶体管101P4、第三NMOS晶体管101N3以及第四NMOS晶体管101N4依次串联在电源、地之间。

时钟信号端分别与第四PMOS晶体管101P4的栅极以及第三NMOS晶体管101N3的栅极连接，用于控制锁存单元101的状态，锁存单元的状态包括：高阻状态或导通状态；输入端分别与第三PMOS晶体管101P3的栅极以及第四NMOS晶体管101N4的栅极连接，用于将输入端D输入的数据传输至锁存单元101。

下面对本发明实施例五中漏电补偿锁存器的漏电补偿过程进行详细说明：

在锁存单元101由导通状态变为截止状态，输入端D输入的数据由“0”变为“1”的瞬间，数据存储节点S处的数据仍为“1”，经反相单元102反相之后，输出端Q输出的数据为“0”。由于第二PMOS晶体管1031P2处于常截止状态，并且，此时第一PMOS晶体管1031P1导通，第一PMOS晶体管1031P1的源极与电源连接，因此，数据存储节点S与电源之间经第一PMOS晶体管1031P1和第二PMOS晶体管1031P2形成上拉的漏电流，对数据存储节点S充电，以进行漏电补偿，延缓漏电速度，使得数据存储节点S处的数据“1”不会发生改变，也就是说，漏电补偿单元103中的第一漏电补偿电路1031在数据存储节点S处输入了一个较弱的补偿信号，使得数据存储节点S处的数据始终为“1”。另外，由于上述补偿信号是基于漏电流得到的，因此，补偿信号比较弱，并不会影响漏电补偿锁存器正常的数据写入过程。

在锁存单元101由导通状态变为截止状态，输入端D输入的数据由“1”变为“0”的瞬间，数据存储节点S处的数据仍为“0”，经反相单元102反相之后，输出端Q输出的数据为“1”。由于第二NMOS晶体管1032N2处于常截止状态，并且，此时第一NMOS晶体管1032N1导通，第一NMOS晶体管1032N1的源极与地连接，因此，数据存储节点S与地之间经第一NMOS晶体管1032N1和第二NMOS晶体管1032N2形成下拉的漏电流，对数据存储节点S放电，以进行漏电补偿，延缓漏电速度，使得数据存储节点S处的数据“0”不会发生改变，也就是说，漏电补偿单元103中的第二漏电补偿电路1032在数据存储节点S处输入了一个较弱的补偿信号，使得数据存储节点S处的数据始终为“0”。另外，由于上述补偿信号是基于漏电流得到的，因此，补偿信号比较弱，并不会影响漏电补偿锁存器正常的数据写入过程。

图5所示实施例中的漏电补偿锁存器，当锁存单元101处于高阻状态时，可以通过电性连接在数据存储节点S和输出端Q之间的漏电补偿单元103，对数据存储节点S进行漏电补偿，从而避免因漏电导致的锁存器中数据丢失的问题。

在本发明另一实施例中，三态反相器中各晶体管与时钟控制端以及输入端D之间的连接关系也可以采用如下方式：时钟信号端分别与第三PMOS晶体管101P3的栅极以及第四NMOS晶体管101N4的栅极连接，用于控制锁存单元的状态，锁存单元的状态包括：高阻状态或导通状态；输入端D分别与第四PMOS晶体管101P4的栅极以及第三NMOS晶体管101N3的栅极连接，用于将输入端D输入的数据传输至锁存单元。该实施例中，漏电补偿锁存器其他部分的连接关系与图5所示漏电补偿锁存器相同，此处不再赘述。

另外，基于图5所示实施例提供的漏电补偿锁存器，本发明还提供了另一种漏电补偿锁存器。参见图6，图6为本发明实施例六中漏电补偿锁存器的电路结构图，在该实施例的第一漏电补偿电路1031中，第一PMOS晶体管1031P1和第二PMOS晶体管1031P2之间的连接关系也可以为：所述第一PMOS晶体管1031P1的源极与电源连接，所述第一PMOS晶体管1031P1的栅极与电源连接；所述第一PMOS晶体管1031P1的漏极与所述第二PMOS晶体管1031P2的源极连接；所述第二PMOS晶体管1031P2的栅极与所述输出端Q连接；所述第二PMOS晶体管1031P2的漏极与所述数据存储节点S连接。

对应地，在图2所示漏电补偿锁存器的第二漏电补偿电路1032中，第一NMOS晶体管1032N1和第二NMOS晶体管1032N2之间的连接关系可以为：所述第一NMOS晶体管1032N1的源极与地连接，所述第一NMOS晶体管1032N1的栅极与地连接；所述第一NMOS晶体管1032N1的漏极与所述第二NMOS晶体管1032N2的源极连接；所述第二NMOS晶体管1032N2的栅极与所述输出端Q连接；所述第二PMOS晶体管1032N2的漏极与所述数据存储节点S连接。

图6所示漏电补偿锁存器中，其他部分的连接关系与图5所示漏电补偿锁存器相同，并且能够获得与图5所示实施例相同的有益效果，此处不再赘述。

本发明实施例中提供的漏电补偿锁存器，可作为一种定制化的标准单元，在通用计算场景中实现数据的存储。例如：可以作为CPU/CPU中的计算核心单元，用于超大规模计算场景下的数据存储；也可以作为AI(Art i f i c i a l I nte l l i gence，人工智能)芯片中的计算处理单元，用于高密度计算场景下的数据存储；还可以作为SOC(System onCh i p，系统级芯片)/FPGA(F i e l d Programmab l e Gate Array，现场可编程门阵列)等系统级的计算单元，用于低功耗计算等场景下的数据存储。

本发明实施例还提供一种数据运算单元，图7为本发明实施例七中数据运算单元的结构示意图。如图7所示，数据运算单元700包括控制电路701、运算电路702以及多个漏电补偿锁存器703。控制电路701对漏电补偿锁存器703中的数据进行刷新并从漏电补偿锁存器703中读取数据，运算电路702对读取的数据进行运算，再由控制电路701将运算结果输出。

本发明实施例还提供一种芯片，图8为本发明实施例八中芯片的结构示意图。如图8所示，芯片800包括控制单元801，以及一个或多个数据运算单元700。控制单元801向数据运算单元700输入数据并将数据运算单元700输出的数据进行处理。

在本公开的各种实施方式中所使用的表述“第一”、“第二”、“第一”或“第二”可修饰各种部件而与顺序和/或重要性无关，但是这些表述不限制相应部件。以上表述仅配置为将元件与其它元件区分开的目的。例如，第一用户设备和第二用户设备表示不同的用户设备，虽然两者均是用户设备。例如，在不背离本公开的范围的前提下，第一元件可称作第二元件，类似地，第二元件可称作第一元件。

当一个元件(例如，第一元件)称为与另一元件(例如，第二元件)“(可操作地或可通信地)联接”或“(可操作地或可通信地)联接至”另一元件(例如，第二元件)或“连接至”另一元件(例如，第二元件)时，应理解为该一个元件直接连接至该另一元件或者该一个元件经由又一个元件(例如，第三元件)间接连接至该另一个元件。相反，可理解，当元件(例如，第一元件)称为“直接连接”或“直接联接”至另一元件(第二元件)时，则没有元件(例如，第三元件)插入在这两者之间。

以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离上述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (10)

1.一种漏电补偿锁存器，其特征在于，包括：

输入端，用于输入数据；

时钟信号端，用于提供时钟信号；

锁存单元，与所述输入端连接，用于在所述时钟信号的控制下锁存从所述输入端输入的数据；

反相单元，与所述锁存单元连接，用于对所述锁存单元输出的数据进行反相操作；所述反相单元与所述锁存单元之间存在一数据存储节点；

输出端，用于从所述反相单元读出数据；

漏电补偿单元，电性连接在所述数据存储节点和所述输出端之间，当所述锁存单元在所述时钟信号的控制下处于高阻状态时，所述漏电补偿单元用于基于所述输出端输出的数据，对所述数据存储节点进行漏电补偿。

2.根据权利要求1所述的漏电补偿锁存器，其特征在于，

所述漏电补偿单元包括：第一漏电补偿电路和第二漏电补偿电路；

所述第一漏电补偿电路的一端与所述数据存储节点连接，另一端与所述输出端连接；当所述数据存储节点处为高电平状态时，所述第一漏电补偿电路用于对所述数据存储节点进行漏电补偿；

所述第二漏电补偿电路的一端与所述数据存储节点连接，另一端与所述输出端连接；当所述数据存储节点处为低电平状态时，所述第二漏电补偿电路用于对所述数据存储节点进行漏电补偿。

3.根据权利要求2所述的漏电补偿锁存器，其特征在于，

所述第一漏电补偿电路包括：第一PMOS晶体管和第二PMOS晶体管；

所述第一PMOS晶体管的源极与电源连接，所述第一PMOS晶体管的栅极与所述输出端连接；所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的源极连接；

所述第二PMOS晶体管的栅极与电源连接；所述第二PMOS晶体管的漏极与所述数据存储节点连接；

所述第二漏电补偿电路包括：第一NMOS晶体管和第二NMOS晶体管；

所述第一NMOS晶体管的源极与地连接，所述第一NMOS晶体管的栅极与所述输出端连接；所述第一NMOS晶体管的漏极与所述第二NMOS晶体管的源极连接；

所述第二NMOS晶体管的栅极与地连接；所述第二PMOS晶体管的漏极与所述数据存储节点连接。

4.根据权利要求2所述的漏电补偿锁存器，其特征在于，

所述第一漏电补偿电路包括：第一PMOS晶体管和第二PMOS晶体管；

所述第一PMOS晶体管的源极与电源连接，所述第一PMOS晶体管的栅极与电源连接；所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的源极连接；

所述第二PMOS晶体管的栅极与所述输出端连接；所述第二PMOS晶体管的漏极与所述数据存储节点连接；

所述第二漏电补偿电路包括：第一NMOS晶体管和第二NMOS晶体管；

所述第一NMOS晶体管的源极与地连接，所述第一NMOS晶体管的栅极与地连接；所述第一NMOS晶体管的漏极与所述第二NMOS晶体管的源极连接；

所述第二NMOS晶体管的栅极与所述输出端连接；所述第二PMOS晶体管的漏极与所述数据存储节点连接。

5.根据权利要求1-3任一所述的漏电补偿锁存器，其特征在于，

所述锁存单元包括：反相器和第一传输门；

所述反相器与所述输入端连接，用于对所述输入端输入的数据进行反相操作；

所述第一传输门与所述反相器连接，用于传输经所述反相器反相后的数据；所述第一传输门与所述时钟信号端连接，用于控制所述锁存单元的状态，所述锁存单元的状态包括：高阻状态或导通状态。

6.根据权利要求5所述的漏电补偿锁存器，其特征在于，所述第一传输门为抗漏电器件。

7.根据权利要求1-3任一所述的漏电补偿锁存器，其特征在于，所述锁存单元包括：第二传输门。

8.根据权利要求1-3任一所述的漏电补偿锁存器，其特征在于，所述锁存单元包括：三态反相器。

9.一种数据运算单元，包括互联连接的控制电路、运算电路、多个锁存器，所述锁存器为权利要求1-8任一项所述的漏电补偿锁存器。

10.一种芯片，其特征在于，包括至少一个如权利要求9所述的数据运算单元。

Images