CN111865291B - 一种抗双节点翻转的锁存器 - Google Patents
一种抗双节点翻转的锁存器 Download PDFInfo
- Publication number
- CN111865291B CN111865291B CN202010650393.6A CN202010650393A CN111865291B CN 111865291 B CN111865291 B CN 111865291B CN 202010650393 A CN202010650393 A CN 202010650393A CN 111865291 B CN111865291 B CN 111865291B
- Authority
- CN
- China
- Prior art keywords
- pmos
- nmos
- node
- storage node
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 80
- 230000009977 dual effect Effects 0.000 claims description 13
- 239000002245 particle Substances 0.000 claims description 10
- 230000000694 effects Effects 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 7
- 229910044991 metal oxide Inorganic materials 0.000 claims description 6
- 150000004706 metal oxides Chemical class 0.000 claims description 6
- 230000007306 turnover Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 9
- 210000004027 cell Anatomy 0.000 abstract description 8
- 230000008569 process Effects 0.000 abstract description 8
- 210000000327 mueller cell Anatomy 0.000 abstract description 5
- 230000008859 change Effects 0.000 abstract description 3
- 230000001902 propagating effect Effects 0.000 abstract description 2
- 230000001360 synchronised effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 238000012795 verification Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
Abstract
本发明提供一种抗双节点翻转的锁存器，包括四个由堆叠的三个PMOS和一个NMOS晶体管或三个NMOS和一个PMOS晶体管组成的互锁分支电路，用于生成每个互锁分支电路的控制信号的两个双输入穆勒单元和一个防止软错误从存储单元传播的三输入穆勒单元，并利用传输门使输入信号直接驱动输出节点，从而有效减小传播延迟。为避免存储节点完全同步改变数据，每个支路的从VDD到地的漏电流路径由两输入穆勒单元的两个输出节点和一个输入节点控制。当该两个二输入穆勒单元的四个输入节点改变数据时，由于其固有延迟，三个不同存储节点的变化过程不完全同步。因此，本发明的锁存器切断了从VDD到地的导电路径，从而大大降低了占据总动态功耗很大一部分的四个互锁支路的短路电流。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种抗双节点翻转的锁存器。
背景技术
集成电路技术节点的先进给芯片的可靠性带来了很多挑战，其中一个挑战就是单粒子效应带来的软错误。例如，当单个高能粒子如质子或α粒子等穿过芯片时，会在芯片中产生大量的电子空穴对，这些电子空穴对会形成瞬态电流，当芯片的尺寸越来越小时，这些由单粒子引起的瞬态电流可能会造成电路的逻辑状态翻转，从而产生软错误。
然而工艺越先进，逻辑电路关键节点电容更低，由于电荷分享效应，更易遭受单粒子双节点翻转(SEDU)。
近些年提出的一些抗双节点翻转(SEDU)的锁存器，然而其所需要的面积、功耗、延迟综合开销(APDP)较大，因此，需要提出一种抗双节点翻转并且APDP较小的锁存器。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种抗双节点翻转的锁存器，用于解决现有技术中抗双节点翻转的锁存器的面积、功耗、延迟的综合开销大的问题。
为实现上述目的及其他相关目的，本发明提供一种抗双节点翻转的锁存器，至少包括：
由第一至第四分支电路组成的互锁结构；其中所述第一、第二分支电路分别由一个PMOS和三个NMOS串联而成；所述第三、第四分支电路分别由三个PMOS和一个NMOS串联而成；
所述第一分支电路中的所述PMOS为第一PMOS，所述三个NMOS为第二至第四NMOS，并且所述第一PMOS、第四NMOS、第三NMOS和第二NMOS依次首尾串联；
所述第二分支电路中的所述PMOS为第五PMOS，所述三个NMOS为第六至第八NMOS，并且所述第五PMOS、第八NMOS、第七NMOS和第六NMOS依次首尾串联；
所述第三分支电路中的所述三个PMOS为第六至第八PMOS，所述NMOS为第五NMOS，并且所述第六至第八PMOS、第五NMOS依次首尾串联；
所述第四分支电路中的所述三个PMOS为第二至第四PMOS，所述NMOS为第一NMOS，并且所述第二至第四PMOS、第一NMOS依次首尾串联；
所述第一PMOS源极、第五PMOS源极、第六PMOS源极以及所述第二PMOS源极分别连接电源电压VDD；所述第二NMOS源极、第六NMOS源极、第五NMOS源极以及所述第一NMOS源极分别接地；
所述第一PMOS的栅极、第三NMOS的栅极、所述第八NMOS的源极以及第七NMOS的漏极相互连接，其连接点形成存储节点C1；所述第四NMOS的源极、第三NMOS的漏极、第五PMOS的栅极第七NMOS的栅极相互连接，其连接点形成存储节点C2；所述第二NMOS的栅极、第八NMOS的栅极、第八PMOS的栅极、第二PMOS的栅极相互连接，其连接点形成存储节点C3；所述第七PMOS的栅极、第五NMOS的栅极、第三PMOS的漏极、第四PMOS的源极相互连接，其连接点形成存储节点C4；所述第七PMOS的漏极、第八PMOS的源极、第三PMOS的栅极、第一NMOS的栅极相互连接，其连接点形成存储节点C5；所述第四NMOS的栅极、第六NMOS的栅极、第六PMOS的栅极、第四PMOS的栅极相互连接，其连接点形成存储节点C6；
分别设有第一、第二输入端、输出端的第一、第二穆勒单元；所述第一穆勒单元的第一输入端连接所述存储节点C1；所述第一穆勒单元的第二输入端连接所述存储节点C5；所述第一穆勒单元的输出端连接所述存储节点C6；所述第二穆勒单元的第一输入端连接所述存储节点C2；所述第二穆勒单元的第二输入端连接所述存储节点C4；所述第二穆勒单元的输出端连接所述存储节点C3。
优选地，抗双节点翻转的锁存器还包括：第一至第五传输门，其中所述第一至第三传输门的输入端连接数据输入信号D，所述数据输入信号D经反相器连接至所述第四、第五传输门的数据输入端；所述第一传输门的输出端连接所述存储节点C1，所述第二传输门的输出端连接所述存储节点C5，所述传输门的输出端连接输出节点Q；所述第四传输门的输出端连接所述存储节点C2，所述第五传输门的输出端连接所述存储节点C4。
优选地，所述第一至第五传输门分别设有第一、第二时钟端；其中所述第一至第五传输门的第一时钟端连接第一时钟信号CLK；所述第一至第五传输门的第二时钟端连接第二时钟信号CLKB，所述第一时钟信号CLK与所述第二时钟信号CLKB互为反相信号。
优选地，所述抗双节点翻转的锁存器还包括第三穆勒单元，所述第三穆勒单元设有三个输入端和一个输出端，其中所述三个输入端分别连接存储节点C2、存储节点C4和存储节点C6。
优选地，所述第三穆勒单元包括三个PMOS和三个NMOS，所述三个PMOS为P11管至P13管；所述三个NMOS为N11管至N13管，所述P11管至P13管和所述N11管至N13管顺次串联，并且位于首位置的所述P11管的源极连接所述电源电压VDD，位于末位置的所述N13管的源极接地；所述P11管的栅极与所述N11管的栅极连接，该连接端作为所述第三穆勒单元的所述一个输入端连接至所述存储节点C12；所述P12管的栅极与所述N12管的栅极连接，该连接端作为所述第三穆勒单元的所述一个输入端连接至所述存储节点C4；所述P13管的栅极与所述N13管的栅极连接，该连接端作为所述第三穆勒单元的所述一个输入端连接至所述存储节点C6；所述P13管的漏极与所述N11管的漏极连接。
优选地，所述第三穆勒单元还包括第六传输门，所述第六传输门包括输入端、输出端以及第一、第二时钟端；所述P13管的漏极与所述N11管的漏极的连接端与所述第六传输门的输入端连接，所述第六传输门的输出端与所述输出节点Q连接，所述第六传输门的第一时钟端连接所述第一时钟信号CLK；所述第六传输门的第二时钟端连接所述第二时钟信号CLKB。
优选地，所述抗双节点翻转的锁存器没有被单粒子影响的软错误发生时，并且所述第一时钟信号CLK为高电平时，所述锁存器的工作模式为穿通模式，所述第一传输门、第二传输门分别将数据输入信号D传输至各自对应连接的存储节点C1和存储节点C5；所述第四传输门和第五传输门分别将所述数据输入信号D的反相信号传输至各自对应连接的存储节点C2和存储节点C4；并且所述第五传输门通过所述数据输入信号D驱动所述输出节点Q。
优选地，所述抗双节点翻转的锁存器没有被单粒子影响的软错误发生时，并且所述第一时钟信号CLK为低电平时，所述锁存器的工作模式为保持模式，所述第一至第五传输门关闭，所述第六传输门开启，所述存储节点C2、存储节点C4以及所述存储节点C6通过所述第三穆勒单元输出至所述输出节点Q。
优选地，当所述存储节点C1～C6中的任意一个被单粒子影响发生翻转时，该发生翻转的存储节点在其余所述存储节点的帮助下恢复正常逻辑状态。
优选地，当所述存储节点C1～C6中的任意一个和所述输出节点Q同时被单粒子影响发生翻转时，所述输出节点Q通过所述第三穆勒单元输出正确的数据。
优选地，当所述存储节点C1～C6中的任意两个同时被单粒子影响发生翻转，并且所述数据输入信号D为高电平时，第一至第三PMOS以及第四NMOS关闭；第一至第三NMOS以及第四PMOS打开。
优选地，当所述存储节点C1～C6中的任意两个被单粒子影响发生翻转，并且所述数据输入信号D为低电平时，所述第一至第三PMOS以及第四NMOS打开，所述第一至第三NMOS以及第四PMOS关闭。
如上所述，本发明的抗双节点翻转的锁存器，具有以下有益效果：本发明的抗双节点翻转的锁存器通过六个冗余结点以缓解被单粒子翻转影响的两个错误结点对输出节点Q的正确值的影响；六个冗余节点中任一结点都不能被其他某单个结点控制；本发明四个堆叠的分支电路每路都有三个非同步变化额信号控制该四个分支电路，因此可以有效降低每个支路的漏电电流，同时本发明较传统的抗双节点翻转锁存器能够有效降低输入信号和输出信号的延迟，并且能有效降低锁存器的综合开销。
附图说明
图1显示为本发明的抗双节点翻转的锁存器电路结构示意图；
图2a显示为本发明的抗单粒子单存储节点及其与输出结点翻转的仿真波形验证图；
图2b、图3a和图3b显示为本发明的抗单粒子双节点翻转的6种情况的仿真波形验证图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图3b。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种抗双节点翻转的锁存器，如图1所示，图1显示为本发明的抗双节点翻转的锁存器电路结构示意图。本发明的抗双节点翻转的锁存器至少包括：
由第一至第四分支电路组成的互锁结构；其中所述第一、第二分支电路分别由一个PMOS和三个NMOS串联而成；所述第三、第四分支电路分别由三个PMOS和一个NMOS串联而成。其中所述第一分支电路中的所述PMOS为第一PMOS(P1)，所述三个NMOS为第二至第四NMOS，即所述第二NMOS(N2)、第三NMOS(N3)、第四NMOS(N4)。并且所述第一PMOS(P1)、第四NMOS(N4)、第三NMOS(N3)和第二NMOS(N2)依次首尾串联，即所述第一PMOS(P1)的漏极连接所述第四NMOS的漏极，所述第四NMOS的源极连接所述第三NMOS的漏极，所述第三NMOS的源极连接所述第二NMOS的漏极。
所述第二分支电路中的所述PMOS为第五PMOS(P5)，所述三个NMOS为第六至第八NMOS，即所述第六NMOS(N6)、第七NMOS(N7)、第八NMOS(N8)；并且所述第五PMOS(P5)、第八NMOS(N8)、第七NMOS(N7)和第六NMOS(N6)依次首尾串联，即所述第五PMOS(P5)的漏极连接所述第八NMOS的漏极，所述第八NMOS的源极连接所述第七NMOS的漏极，所述第七NMOS的源极连接所述第六NMOS的漏极。
所述第三分支电路中的所述三个PMOS为第六至第八PMOS，即所述第六PMOS(P6)、第七PMOS(P7)、第八PMOS(P8)；所述第三分支电路中的所述NMOS为第五NMOS(N5)，并且所述第六至第八PMOS、第五NMOS依次首尾串联，即所述第六PMOS的漏极连接所述第七PMOS的源极，所述第七PMOS的漏极连接所述第八PMOS的源极，所述第八PMOS的漏极连接所述第五NMOS的漏极。
所述第四分支电路中的所述三个PMOS为第二至第四PMOS，即所述第二PMOS(P2)、第三PMOS(P3)、第四PMOS(P4)；所述第四分支电路中的所述NMOS为第一NMOS(N1)，并且所述第二至第四PMOS、第一NMOS依次首尾串联，即所述第二PMOS的漏极连接所述第三PMOS的源极，所述第三PMOS的漏极连接所述第四PMOS的源极，所述第四PMOS的漏极连接所述第一NMOS的漏极。
所述第一PMOS(P1)源极、第五PMOS(P5)源极、第六PMOS(P6)源极以及所述第二PMOS(P2)源极分别连接电源电压VDD；所述第二NMOS(N2)源极、第六NMOS(N6)源极、第五NMOS(N5)源极以及所述第一NMOS(N1)源极分别接地。
所述第一PMOS的栅极、第三NMOS的栅极、所述第八NMOS的源极以及第七NMOS的漏极相互连接，其连接点形成存储节点C1；所述第四NMOS的源极、第三NMOS的漏极、第五PMOS的栅极第七NMOS的栅极相互连接，其连接点形成存储节点C2；所述第二NMOS的栅极、第八NMOS的栅极、第八PMOS的栅极、第二PMOS的栅极相互连接，其连接点形成存储节点C3；所述第七PMOS的栅极、第五NMOS的栅极、第三PMOS的漏极、第四PMOS的源极相互连接，其连接点形成存储节点C4；所述第七PMOS的漏极、第八PMOS的源极、第三PMOS的栅极、第一NMOS的栅极相互连接，其连接点形成存储节点C5；所述第四NMOS的栅极、第六NMOS的栅极、第六PMOS的栅极、第四PMOS的栅极相互连接，其连接点形成存储节点C6。
本发明的抗双节点翻转的锁存器还包括：分别设有第一、第二输入端、输出端的第一、第二穆勒单元，即所述第一穆勒单元(MCE1)设有第一输入端、第二输入端以及输出端；所述第二穆勒单元(MCE2)设有第一输入端、第二输入端以及输出端。所述第一穆勒单元(MCE1)的第一输入端连接所述存储节点C1；所述第一穆勒单元(MCE1)的第二输入端连接所述存储节点C5；所述第一穆勒单元(MCE1)的输出端连接所述存储节点C6；所述第二穆勒单元(MCE2)的第一输入端连接所述存储节点C2；所述第二穆勒单元(MCE2)的第二输入端连接所述存储节点C4；所述第二穆勒单元(MCE2)的输出端连接所述存储节点C3。
本发明进一步地，本实施例中的抗双节点翻转的锁存器还包括：第一至第五传输门，即第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5，其中所述第一至第三传输门的输入端连接数据输入信号D，所述数据输入信号D经反相器连接至所述第四、第五传输门的数据输入端；所述第一传输门的输出端连接所述存储节点C1，所述第二传输门的输出端连接所述存储节点C5，所述传输门的输出端连接输出节点Q；所述第四传输门的输出端连接所述存储节点C2，所述第五传输门的输出端连接所述存储节点C4。
再进一步地，所述第一至第五传输门分别设有第一、第二时钟端；其中所述第一至第五传输门的第一时钟端连接第一时钟信号CLK；所述第一至第五传输门的第二时钟端连接第二时钟信号CLKB，所述第一时钟信号CLK与所述第二时钟信号CLKB互为反相信号。
更进一步地，本实施例的所述抗双节点翻转的锁存器还包括第三穆勒单元，所述第三穆勒单元设有三个输入端和一个输出端，其中所述三个输入端分别连接存储节点C2、存储节点C4和存储节点C6。本实施中所述第三穆勒单元包括三个PMOS和三个NMOS，如图1所示，所述三个PMOS为P11管至P13管，即该三个PMOS包括P11管、P12管和P13管；所述三个NMOS为N11管至N13管，即该三个NMOS包括N11管、N12管和N13管，所述P11管至P13管和所述N11管至N13管顺次串联，亦即将所述P11管、P12管、P13管、N11管、N12管和N13管按顺序依次串联起来。并且位于首位置的所述P11管的源极连接所述电源电压VDD，位于末位置的所述N13管的源极接地；所述P11管的栅极与所述N11管的栅极连接，该连接端作为所述第三穆勒单元的所述一个输入端连接至所述存储节点C2；所述P12管的栅极与所述N12管的栅极连接，该连接端作为所述第三穆勒单元的所述一个输入端连接至所述存储节点C4；所述P13管的栅极与所述N13管的栅极连接，该连接端作为所述第三穆勒单元的所述一个输入端连接至所述存储节点C6；所述P13管的漏极与所述N11管的漏极连接。
所述第三穆勒单元还包括第六传输门TG6，所述第六传输门包括输入端、输出端以及第一、第二时钟端；所述P13管的漏极与所述N11管的漏极的连接端与所述第六传输门的输入端连接，所述第六传输门的输出端与所述输出节点Q连接，所述第六传输门的第一时钟端连接所述第一时钟信号CLK；所述第六传输门的第二时钟端连接所述第二时钟信号CLKB。
本发明的所述抗双节点翻转的锁存器没有被单粒子影响的软错误发生时，并且所述第一时钟信号CLK为高电平时，所述锁存器的工作模式为透明模式，所述第一传输门、第二传输门分别将数据输入信号D传输至各自对应连接的存储节点C1和存储节点C5，亦即所述第一传输门将数据输入信号D传输至存储节点C1，所述第二传输门将数据输入信号D传输至存储节点C5；所述第四传输门和第五传输门分别将所述数据输入信号D的反相信号传输至各自对应连接的存储节点C2和存储节点C4，亦即所述第四传输门将所述数据输入信号D的反相信号传输至存储节点C2，所述第五传输门将所述数据输入信号D的反相信号传输至存储节点C4；并且通过时钟门控技术，所述第五传输门通过所述数据输入信号D驱动所述输出节点Q，第六传输门TG6被关闭从而避免电流竞争。
本发明的所述抗双节点翻转的锁存器没有被单粒子影响的软错误发生时，并且所述第一时钟信号CLK为低电平时，所述锁存器的工作模式为保持模式，所述第一至第五传输门关闭，所述第六传输门开启，所述存储节点C2、存储节点C4以及所述存储节点C6通过所述第三穆勒单元输出至所述输出节点Q。
本发明的所述抗双节点翻转的锁存器存在由单粒子效应造成的单节点翻转导致的软错误时工作模式：
一、当所述存储节点C1～C6中的任意一个被单粒子影响发生翻转时，该发生翻转的存储节点在其余所述存储节点的帮助下恢复正常逻辑状态。也就是说，锁存器(latch)不会传播任何单节点的软错误。
二、当所述存储节点C1～C6中的任意一个和所述输出节点Q同时被单粒子影响发生翻转时，所述输出节点Q通过所述第三穆勒单元输出正确的数据，也就是说，当一个内部节点(C1-C6中的任意一个)和输出节点Q结点同时被单粒子影响时，后者会立即恢复到正确的逻辑状态。因此，输出节点Q通过所述三输出的第三穆勒单元输出正确的数据。
本发明的所述抗双节点翻转的锁存器存在由单粒子效应造成的双节点翻转导致的软错误时工作模式：
当所述存储节点C1～C6中的任意两个同时被单粒子影响发生翻转，并且所述数据输入信号D为高电平时，第一至第三PMOS以及第四NMOS关闭；第一至第三NMOS以及第四PMOS打开。所述存储节点C1～C6中的任意两个同时被单粒子影响发生翻转的状态包括：(1)<C1,C2>,<C4,C6>；(2)<C1,C3>,<C2,C6>,<C3,C5>,<C4,C6>；(3)<C1,C4>,<C2,C5>；(4)<C1,C5>,<C2,C4>；(5)<C1,C6>,<C2,C3>,<C3,C4>,<C5,C6>；(6)<C3,C6>。
(a)当数据输入信号D＝1时(即C1＝C3＝C5＝1，C2＝C4＝C6＝0)，所述晶体管P1、P2、P3和N4关闭，晶体管N1、N2、N3和P4接通。
对于状态(1)，当存储节点C1从1放电到0，存储节点C2从0充电到1时，即使其他节点保持先前的值，存储节点C1和存储节点C2由于没有相关的驱动路径而无法恢复正确数据。然而，输出节点Q仍然由三输入的第三穆勒单元输出正确的数据。状态(1)中的节点对<C4,C6>类推具有相同的分析过程。
状态(2)中，如果存储节点C1和存储节点C3状态被翻转(即从1到0的放电)，晶体管N2和N3关闭，因此存储节点C2由于电容效应保持正确的值。之后C3通过第二穆勒单元从存储节点C2和存储节点C4中恢复正确数据。存储节点C1随后通过晶体管P5和N8从存储节点C3和存储节点C2恢复正确数据。状态(2)中的其他节点对类推具有相同的分析过程。
状态(3)中，当存储节点C1和存储节点C4受到单粒子影响时，其他节点完全免疫，导致存储节点C1和存储节点C4是可恢复的，因为没有其他节点完全受存储节点C1和存储节点C4控制，状态(3)中其他节点对类推具有相同的分析过程。
状态(4)中，当存储节点C1和存储节点C5受到单粒子的干扰时，尽管存储节点C2和存储节点C6被从0充电到1，但由于存储节点C3和存储节点C4相互影响，软错误的传播路径被切断，存储节点C4不能被打乱。最终输出节点Q保持正确的值，状态(4)中其他节点对类推具有相同的分析过程。
状态(5)中，当存储节点C1和存储节点C6受到单粒子的干扰时(即存储节点C1分别从1到0放电，存储节点C6从0到1充电)，存储节点C2立即从0充电到1。然而，由于瞬态脉冲的传播路径被切断，其他节点保持正确的值。因此，输出节点Q不受单粒子的影响，状态(5)中的其他节点对类推具有相同的分析过程。
状态(6)中，存储节点C3和存储节点C6受到单粒子影响，传播路径被切断，导致快速的恢复过程。
(b)当数据输入信号D＝0时(即C1＝C3＝C5＝0，C2＝C4＝C6＝1)，晶体管P1、P2、P3和N4接通，晶体管N1、N2、N3和P4关闭。所有受单粒子影响的节点对与上述讨论类似。
参阅图2a至图3b，其中图2a显示为本发明的抗单粒子单存储节点及其与输出结点翻转的仿真波形验证图；图2b、图3a和图3b显示为本发明的抗单粒子双节点翻转的6种情况的仿真波形验证图。由此可见两个双输入穆勒单元用于生成每个互锁分支电路的控制信号和三输入穆勒单元用于防止软错误从存储单元传播，并利用传输门使输入信号直接驱动输出节点，从而有效地减小传播延迟。此外，为避免存储节点完全同步改变数据，每个支路的从VDD到地的漏电流路径由两输入穆勒单元的两个输出节点和一个输入节点控制。当这两个两二输入穆勒单元的四个输入节点改变数据时，由于其固有延迟，三个不同存储节点的变化过程不是完全同步的。因此，本发明的锁存器切断了从VDD到地的导电路径，从而大大降低了占据总动态功耗很大一部分的四个互锁支路的短路电流。
综上所述，本发明通过六个冗余结点以缓解被单粒子翻转影响的两个错误结点对输出节点Q的正确值的影响；六个冗余节点中任一结点都不能被其他某单个结点控制；本发明四个堆叠的分支电路每路都有三个非同步变化的信号控制该四个分支电路，因此可以有效降低每个支路的漏电电流，同时本发明较传统的抗双节点翻转锁存器能够有效降低输入信号传输到输出信号的延迟，并且能有效降低锁存器的综合开销。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (11)
1.一种抗双节点翻转的锁存器，其特征在于，至少包括：
由第一至第四分支电路组成的互锁结构；其中所述第一、第二分支电路分别由一个PMOS和三个NMOS串联而成；所述第三、第四分支电路分别由三个PMOS和一个NMOS串联而成；
所述第一分支电路中的所述PMOS为第一PMOS，所述三个NMOS为第二至第四NMOS，并且所述第一PMOS、第四NMOS、第三NMOS和第二NMOS依次首尾串联；
所述第二分支电路中的所述PMOS为第五PMOS，所述三个NMOS为第六至第八NMOS，并且所述第五PMOS、第八NMOS、第七NMOS和第六NMOS依次首尾串联；
所述第三分支电路中的所述三个PMOS为第六至第八PMOS，所述NMOS为第五NMOS，并且所述第六至第八PMOS、第五NMOS依次首尾串联；
所述第四分支电路中的所述三个PMOS为第二至第四PMOS，所述NMOS为第一NMOS，并且所述第二至第四PMOS、第一NMOS依次首尾串联；
所述第一PMOS源极、第五PMOS源极、第六PMOS源极以及所述第二PMOS源极分别连接电源电压VDD；所述第二NMOS源极、第六NMOS源极、第五NMOS源极以及所述第一NMOS源极分别接地；
所述第一PMOS的栅极、第三NMOS的栅极、所述第八NMOS的源极以及第七NMOS的漏极相互连接，其连接点形成存储节点C1；所述第四NMOS的源极、第三NMOS的漏极、第五PMOS的栅极第七NMOS的栅极相互连接，其连接点形成存储节点C2；所述第二NMOS的栅极、第八NMOS的栅极、第八PMOS的栅极、第二PMOS的栅极相互连接，其连接点形成存储节点C3；所述第七PMOS的栅极、第五NMOS的栅极、第三PMOS的漏极、第四PMOS的源极相互连接，其连接点形成存储节点C4；所述第七PMOS的漏极、第八PMOS的源极、第三PMOS的栅极、第一NMOS的栅极相互连接，其连接点形成存储节点C5；所述第四NMOS的栅极、第六NMOS的栅极、第六PMOS的栅极、第四PMOS的栅极相互连接，其连接点形成存储节点C6；
分别设有第一、第二输入端、输出端的第一、第二穆勒单元；所述第一穆勒单元的第一输入端连接所述存储节点C1；所述第一穆勒单元的第二输入端连接所述存储节点C5；所述第一穆勒单元的输出端连接所述存储节点C6；所述第二穆勒单元的第一输入端连接所述存储节点C2；所述第二穆勒单元的第二输入端连接所述存储节点C4；所述第二穆勒单元的输出端连接所述存储节点C3；
所述抗双节点翻转的锁存器还包括第三穆勒单元，所述第三穆勒单元设有三个输入端和一个输出端，其中所述三个输入端分别连接存储节点C2、存储节点C4和存储节点C6。
2.根据权利要求1所述的抗双节点翻转的锁存器，其特征在于：抗双节点翻转的锁存器还包括：第一至第五传输门，其中所述第一至第三传输门的输入端连接数据输入信号D，所述数据输入信号D经反相器连接至所述第四、第五传输门的数据输入端；所述第一传输门的输出端连接所述存储节点C1，所述第二传输门的输出端连接所述存储节点C5，所述传输门的输出端连接输出节点Q；所述第四传输门的输出端连接所述存储节点C2，所述第五传输门的输出端连接所述存储节点C4。
3.根据权利要求2所述的抗双节点翻转的锁存器，其特征在于：所述第一至第五传输门分别设有第一、第二时钟端；其中所述第一至第五传输门的第一时钟端连接第一时钟信号CLK；所述第一至第五传输门的第二时钟端连接第二时钟信号CLKB，所述第一时钟信号CLK与所述第二时钟信号CLKB互为反相信号。
4.根据权利要求3所述的抗双节点翻转的锁存器，其特征在于：所述第三穆勒单元包括三个PMOS和三个NMOS，所述三个PMOS为P11管至P13管；所述三个NMOS为N11管至N13管，所述P11管至P13管和所述N11管至N13管顺次串联，并且位于首位置的所述P11管的源极连接所述电源电压VDD，位于末位置的所述N13管的源极接地；所述P11管的栅极与所述N11管的栅极形成连接端作为所述第三穆勒单元的所述一个输入端连接至所述存储节点C2；所述P12管的栅极与所述N12管的栅极形成连接端作为所述第三穆勒单元的所述一个输入端连接至所述存储节点C4；所述P13管的栅极与所述N13管的栅极形成连接端作为所述第三穆勒单元的所述一个输入端连接至所述存储节点C6；所述P13管的漏极与所述N11管的漏极连接。
5.根据权利要求4所述的抗双节点翻转的锁存器，其特征在于：所述第三穆勒单元还包括第六传输门，所述第六传输门包括输入端、输出端以及第一、第二时钟端；所述P13管的漏极与所述N11管的漏极的连接端与所述第六传输门的输入端连接，所述第六传输门的输出端与所述输出节点Q连接，所述第六传输门的第一时钟端连接所述第一时钟信号CLK；所述第六传输门的第二时钟端连接所述第二时钟信号CLKB。
6.根据权利要求5所述的抗双节点翻转的锁存器，其特征在于：所述抗双节点翻转的锁存器没有被单粒子影响的软错误发生时，并且所述第一时钟信号CLK为高电平时，所述锁存器的工作模式为透明模式，所述第一传输门、第二传输门分别将数据输入信号D传输至各自对应连接的存储节点C1和存储节点C5；所述第四传输门和第五传输门分别将所述数据输入信号D的反相信号传输至各自对应连接的存储节点C2和存储节点C4；并且所述第三传输门通过所述数据输入信号D驱动所述输出节点Q。
7.根据权利要求5所述的抗双节点翻转的锁存器，其特征在于：所述抗双节点翻转的锁存器没有被单粒子影响的软错误发生时，并且所述第一时钟信号CLK为低电平时，所述锁存器的工作模式为保持模式，所述第一至第五传输门关闭，所述第六传输门开启，所述存储节点C2、存储节点C4以及所述存储节点C6通过所述第三穆勒单元输出至所述输出节点Q。
8.根据权利要求5所述的抗双节点翻转的锁存器，其特征在于：当所述存储节点C1～C6中的任意一个被单粒子影响发生翻转时，该发生翻转的存储节点在其余所述存储节点的帮助下恢复正常逻辑状态。
9.根据权利要求5所述的抗双节点翻转的锁存器，其特征在于：当所述存储节点C1～C6中的任意一个和所述输出节点Q同时被单粒子影响发生翻转时，所述输出节点Q通过所述第三穆勒单元输出正确的数据。
10.根据权利要求5所述的抗双节点翻转的锁存器，其特征在于：当所述存储节点C1～C6中的任意两个同时被单粒子影响发生翻转，并且所述数据输入信号D为高电平时，第一至第三PMOS以及第四NMOS关闭；第一至第三NMOS以及第四PMOS打开。
11.根据权利要求5所述的抗双节点翻转的锁存器，其特征在于：当所述存储节点C1～C6中的任意两个被单粒子影响发生翻转，并且所述数据输入信号D为低电平时，所述第一至第三PMOS以及第四NMOS打开，所述第一至第三NMOS以及第四PMOS关闭。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010650393.6A CN111865291B (zh) | 2020-07-08 | 2020-07-08 | 一种抗双节点翻转的锁存器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010650393.6A CN111865291B (zh) | 2020-07-08 | 2020-07-08 | 一种抗双节点翻转的锁存器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111865291A CN111865291A (zh) | 2020-10-30 |
| CN111865291B true CN111865291B (zh) | 2024-04-19 |
Family
ID=73153116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010650393.6A Active CN111865291B (zh) | 2020-07-08 | 2020-07-08 | 一种抗双节点翻转的锁存器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111865291B (zh) |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08237083A (ja) * | 1994-12-16 | 1996-09-13 | Sun Microsyst Inc | ダイナミック単相クロック動作インバータ・ラッチを有する装置及びその装置の製造方法並びに信号の処理方法 |
| JP2002064366A (ja) * | 2000-08-07 | 2002-02-28 | Hynix Semiconductor Inc | 省電力用条件付き捕獲フリップフロップ |
| US6437624B1 (en) * | 2001-03-15 | 2002-08-20 | International Business Machines Corporation | Edge-triggered latch with symmetric complementary pass-transistor logic data path |
| CN101777907A (zh) * | 2009-12-31 | 2010-07-14 | 宁波大学 | 一种低功耗rs锁存器单元及低功耗主从型d触发器 |
| CN104852722A (zh) * | 2015-06-04 | 2015-08-19 | 合肥工业大学 | 抗单粒子翻转的自恢复锁存器 |
| CN108449071A (zh) * | 2018-03-28 | 2018-08-24 | 上海华虹宏力半导体制造有限公司 | 抗两位节点翻转的锁存器 |
| CN109104167A (zh) * | 2018-08-20 | 2018-12-28 | 上海华虹宏力半导体制造有限公司 | 锁存器 |
| CN109302174A (zh) * | 2018-11-26 | 2019-02-01 | 中北大学 | 低冗余抗辐照d锁存器 |
| CN109546993A (zh) * | 2018-10-23 | 2019-03-29 | 天津大学 | 低功耗具有抵抗双节点翻转能力的锁存器结构 |
| CN109546994A (zh) * | 2018-11-26 | 2019-03-29 | 中北大学 | 低冗余抗双节点翻转的d锁存器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3718687B2 (ja) * | 2002-07-09 | 2005-11-24 | 独立行政法人 宇宙航空研究開発機構 | インバータ、半導体論理回路、スタティックランダムアクセスメモリ、及びデータラッチ回路 |
| US8476951B2 (en) * | 2008-12-11 | 2013-07-02 | Texas Instruments Incorporated | Latch circuit with single node single-event-upset immunity |
| US10644700B2 (en) * | 2018-06-27 | 2020-05-05 | Stmicroelectronics International N.V. | Soft error-resilient latch |
-
2020
- 2020-07-08 CN CN202010650393.6A patent/CN111865291B/zh active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08237083A (ja) * | 1994-12-16 | 1996-09-13 | Sun Microsyst Inc | ダイナミック単相クロック動作インバータ・ラッチを有する装置及びその装置の製造方法並びに信号の処理方法 |
| JP2002064366A (ja) * | 2000-08-07 | 2002-02-28 | Hynix Semiconductor Inc | 省電力用条件付き捕獲フリップフロップ |
| US6437624B1 (en) * | 2001-03-15 | 2002-08-20 | International Business Machines Corporation | Edge-triggered latch with symmetric complementary pass-transistor logic data path |
| CN101777907A (zh) * | 2009-12-31 | 2010-07-14 | 宁波大学 | 一种低功耗rs锁存器单元及低功耗主从型d触发器 |
| CN104852722A (zh) * | 2015-06-04 | 2015-08-19 | 合肥工业大学 | 抗单粒子翻转的自恢复锁存器 |
| CN108449071A (zh) * | 2018-03-28 | 2018-08-24 | 上海华虹宏力半导体制造有限公司 | 抗两位节点翻转的锁存器 |
| CN109104167A (zh) * | 2018-08-20 | 2018-12-28 | 上海华虹宏力半导体制造有限公司 | 锁存器 |
| CN109546993A (zh) * | 2018-10-23 | 2019-03-29 | 天津大学 | 低功耗具有抵抗双节点翻转能力的锁存器结构 |
| CN109302174A (zh) * | 2018-11-26 | 2019-02-01 | 中北大学 | 低冗余抗辐照d锁存器 |
| CN109546994A (zh) * | 2018-11-26 | 2019-03-29 | 中北大学 | 低冗余抗双节点翻转的d锁存器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111865291A (zh) | 2020-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Nan et al. | High performance, low cost, and robust soft error tolerant latch designs for nanoscale CMOS technology | |
| CN108134597B (zh) | 一种三个内部节点翻转完全免疫的锁存器 | |
| US6326809B1 (en) | Apparatus for and method of eliminating single event upsets in combinational logic | |
| US8324951B1 (en) | Dual data rate flip-flop circuit | |
| US10529388B2 (en) | Current-mode sense amplifier | |
| CN108449071B (zh) | 抗两位节点翻转的锁存器 | |
| CN103326711B (zh) | 基于三模冗余和dice的抗辐射加固锁存器 | |
| Devarapalli et al. | SEU-hardened dual data rate flip-flop using C-elements | |
| CN109547006B (zh) | 抗辐照d锁存器 | |
| CN111211769B (zh) | 一种抗单粒子翻转的锁存器及数据触发器 | |
| CN111865291B (zh) | 一种抗双节点翻转的锁存器 | |
| CN110518904B (zh) | 一种n-1级故障过滤表决器 | |
| Qi et al. | A 13T radiation-hardened memory cell for low-voltage operation and ultra-low power space applications | |
| Michels et al. | SET fault tolerant combinational circuits based on majority logic | |
| CN108259033B (zh) | 一种辐射加固的高性能dice锁存器 | |
| CN107332552B (zh) | 一种基于双输入反相器的容忍双点翻转锁存器 | |
| CN111193504A (zh) | 面向低功耗电路应用的三节点容错堆栈式d锁存器 | |
| Gupta et al. | Soft error resilient and energy efficient dual modular TSPC flip-flop | |
| CN108631764A (zh) | 锁存器 | |
| CN115603667B (zh) | 一种高可靠低功耗的rfid解调输出电路 | |
| CN114142835A (zh) | 一种抗软错误的锁存器 | |
| US11683040B1 (en) | Circuit architecture and layout for a voting interlocked logic cell | |
| CN214228230U (zh) | 锁存器、数据运算单元以及芯片 | |
| CN111181545B (zh) | 一种流水结构的软错误自检电路 | |
| US11239832B1 (en) | Low-skew complementary signal generator |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |