CN111193504A - 面向低功耗电路应用的三节点容错堆栈式d锁存器 - Google Patents

Abstract

面向低功耗电路应用的三节点容错堆栈式D锁存器，属于集成电路可靠性中的抗核加固领域。解决了传统的抗三个节点翻转的D锁存器需要耗费较多硬件、功耗高、面积大和敏感节点数多的问题。本发明包括28个NMOS晶体管N1至N28和22个PMOS晶体管P1至P22，本发明利用辐射粒子入射后产生的瞬态脉冲极性来实现对三个节点的容错，因此，本发明电路中敏感节点数被有效的减少至5个，从而使系统的稳定性有所提高，同时，使用的晶体管数被有效的降低了，进而降低了整个电路的面积和功耗开销；在其传输路径上，输入信号D的信息可以直接通过晶体管P22和N28来传输到节点Q，使得锁存器具有较小的传播延迟。本发明适用于中低频电路中。

Description

面向低功耗电路应用的三节点容错堆栈式D锁存器

技术领域

本发明属于集成电路可靠性中的抗核加固领域。

背景技术

单粒子翻转主要出现在存储器电路以及时序逻辑电路中。当高能粒子轰击存储器或时序逻辑电路的敏感节点，电荷在敏感节点附近积累，导致相对的另外一个节点电平也发生跳变。单粒子翻转效应发生时，高能带电粒子与半导体材料发生相互作用，沿着粒子入射路径形成漏斗状的等离子区。此时器件中若存在电场，这些被引入的非平衡载流子会发生漂移运动，形成瞬态电流，从而使电路中敏感节点电势变化造成翻转。在具有存储功能的电路中，由于具有保存的结构，因此，一个节点值的翻转就可以导致另外一个节点的翻转。随着工艺的持续进步，电荷共享和收集效应越来越严重，这将导致电路发生多个节点的同时翻转成为了可能。

然而，目前的加固技术，是通过增加冗余结构来提高抗辐射能力，当有一个值发生错误时，由于另一个保存着正确的数据，可通过特殊的反馈机制使错误的值恢复正确的数据。常见的加固方法有：冗余加固、RC滤波加固、C单元加固等。冗余加固包括时间冗余加固和空间冗余加固。时间冗余加固通过将输出经过不同的延迟时间送给表决器，由于延迟不同使送入表决器的错误信号只有一个，从而使表决器根据多数原则输出正确的结果。三模冗余技术属于空间冗余加固技术，多对存储器以及时钟电路中进行加固，它是由三个完全一样的电路模块以及比较器构成，通过比较器判断输出。该技术纠错能力较强，但是其需要的器件多，故使面积和功耗大大增加。

为了实现对很多节点翻转的加固，目前一般采用的加固技术是将C单元复制高达9份，这样通过额外增加的晶体管和敏感节点来提高其可靠性。但是这样，将会导致其面积冗余和功耗开销极大；另外，增加的敏感节点数将会严重影响系统的可靠性，因为越多的节点将导致越高的被轰击的概率，因此，以上问题亟需解决。

发明内容

本发明是为了解决传统的抗三个节点翻转的D锁存器需要耗费较多硬件、功耗高、面积大和敏感节点数多的问题，本发明提供了一种面向低功耗电路应用的三节点容错堆栈式D锁存器。

面向低功耗电路应用的三节点容错堆栈式D锁存器，包括28个NMOS晶体管N1至N28和22个PMOS晶体管P1至P22；

晶体管P22的源极、晶体管N28的漏极、晶体管N22的漏极、晶体管N24的漏极和晶体管N26的漏极连接后，作为锁存器的输入信号D的输入端；

晶体管N23的漏极、晶体管N25的漏极、晶体管N27的漏极连接后，作为锁存器的输入信号DN的输入端，且输入信号D和输入信号DN相反；

晶体管N22至N28的栅极和晶体管P21的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管P22的栅极和晶体管N19的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLK与时钟信号CLKN相反；

晶体管P22的漏极、晶体管N28的源极、晶体管P21的漏极和晶体管N19的漏极连接后，作为锁存器输出信号Q的输出端，同时，还作为节点Q；

晶体管P1的源极、晶体管P4的源极、晶体管P7的源极、晶体管P10的源极、晶体管P13的源极和晶体管P16的源极均与电源的正极连接；

晶体管P1的栅极、晶体管P4的漏极、晶体管P5的源极、晶体管N2的栅极、晶体管P7的栅极、晶体管P10的漏极、晶体管P11的源极、晶体管N4的栅极、晶体管P13 的栅极、晶体管P16的漏极、晶体管P17的源极、晶体管N6的栅极、晶体管N16的漏极、晶体管N17的漏极和晶体管N18的漏极连接后，作为节点X7；

晶体管P1的漏极、晶体管P2的源极、晶体管N1的栅极、晶体管N7至N9的漏极、晶体管P4的栅极、晶体管P7的漏极、晶体管P8的源极、晶体管N3的栅极、晶体管P10 的栅极、晶体管P13的漏极、晶体管P14的源极、晶体管N5的栅极、晶体管P16的栅极、晶体管P6的栅极、晶体管P12的栅极和晶体管P18的栅极连接后，作为节点X8；晶体管P2的漏极与晶体管P3的源极连接，晶体管P2的栅极、晶体管N8的栅极、晶体管N4 的源极、晶体管N12的栅极、晶体管N13的漏极、晶体管P19的栅极和N21的栅极连接后，作为节点X4；

晶体管P3的栅极、晶体管P9的栅极和晶体管P15的栅极均作为节点X7；

晶体管P3的漏极与晶体管N1的漏极连接；

晶体管N1的源极、晶体管N10的漏极、晶体管N15的栅极、晶体管P11的栅极、晶体管N16的栅极和晶体管N22的源极连接后，作为节点X1；

晶体管N10的栅极、晶体管N2的源极、晶体管N11的漏极、晶体管N9的栅极、晶体管P14的栅极、晶体管N23的源极、晶体管P20的栅极和晶体管N20的栅极连接后，作为节点X2；

晶体管N7的源极至晶体管N18的漏极均与电源地连接；

晶体管P5的漏极与晶体管P6的源极连接，晶体管P5的栅极、晶体管N5的源极、晶体管N14的漏极、晶体管N13的栅极和晶体管N18的栅极和晶体管N26的源极连接后，作为节点X5；

晶体管P6的漏极与晶体管N2的漏极连接，晶体管N11的栅极、晶体管N3的源极和晶体管N12的漏极、晶体管P17的栅极、晶体管N17的栅极和晶体管N24的源极连接后，作为节点X3；

晶体管P8的漏极与晶体管P9的源极连接，晶体管P8的栅极、晶体管N7的栅极、晶体管N6的源极、晶体管N14的栅极、晶体管N15的漏极和晶体管N27的源极连接后，作为节点X6；

晶体管P9的漏极与晶体管N3的漏极连接；

晶体管P11的漏极与晶体管P12的源极连接，晶体管P12的漏极与晶体管N4的漏极连接；

晶体管P14的漏极与晶体管P15的源极连接，晶体管P15的漏极与晶体管N5的漏极连接；

晶体管P17的漏极与晶体管P18的源极连接，晶体管P18的漏极与晶体管N6的漏极连接；

晶体管P19的源极接电源正极，晶体管P19的漏极与晶体管P20的源极连接，晶体管P20的漏极与晶体管P21的源极连接，晶体管N19的源极与晶体管N20的漏极连接，晶体管N20的源极与晶体管N21的漏极连接，晶体管N21的源极接电源地。

优选的是，时钟信号CLK为低电平“0”时，锁存器锁存；时钟信号CLK为高电平“1”时，锁存器导通。

优选的是，当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X6、X7和X8；

当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X7和X8。

优选的是，所述的面向低功耗电路应用的三节点容错堆栈式D锁存器，包括正常工作状态和容错工作状态。

优选的是，正常工作状态包括如下情况：

情况一：假设输入信号D＝1，则输入信号DN＝0；

(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，此时，NMOS晶体管N22 至N27均打开，NMOS晶体管N1、N3、N5、N11、N13、N15、N16、N17和N18均打开，NMOS晶体管N2、N4、N6、N7、N8、N9、N10、N12和N14均关闭，PMOS晶体管P1、P2、P3、P7、P8、P9、P13、P14和P15均打开，而PMOS晶体管P4、P5、P6、 P10、P11、P12、P16、P17和P18均关闭，这将导致节点X1＝X3＝X5＝X8＝1， X2＝X4＝X6＝X7＝0，此时，NMOS晶体管N28和PMOS晶体管P22被打开，PMOS晶体管P19和P20也被打开，而NMOS晶体管N20和N21被关闭，由于NMOS晶体管N19 和PMOS晶体管P21被关闭，所以输出信号Q＝1；

(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N22 至N28和PMOS管P22被关闭，PMOS晶体管P21将打开，这时输出信号Q将直接通过导通的PMOS晶体管P19至P21连接到电源正极，由于锁存器内部锁存，所以锁存器输出端的输出信号Q＝1将一直锁存，且不受输入信号D变化的影响；

情况二：假设输入信号D＝0，则输入信号DN＝1；

(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，此时，NMOS晶体管N22 至N27均打开，NMOS晶体管N2、N4、N6、N7、N8、N9、N10、N12和N14均打开， NMOS晶体管N1、N3、N5、N11、N13、N15、N16、N17和N18均关闭，PMOS晶体管P4、P5、P6、P10、P11、P12、P16、P17和P18均打开，而PMOS晶体管P1、P2、 P3、P7、P8、P9、P13、P14和P15均关闭，这将导致节点X1＝X3＝X5＝X8＝0， X2＝X4＝X6＝X7＝1，此时，NMOS晶体管N28和PMOS晶体管P22被打开，且NMOS晶体管N20和N21也被打开，而PMOS晶体管P19和P20被关闭，由于NMOS晶体管N19 和PMOS晶体管P21被关闭，所以输出信号Q＝0；

(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N22 至N28和PMOS管P22均关闭，NMOS晶体管N19将打开，这时输出信号Q的输出端将直接通过导通的NMOS晶体管N19至N21连接到电源地，由于锁存器内部锁存，所以锁存器输出端的输出信号Q＝1将一直锁存，且不受输入信号D变化的影响。

优选的是，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X6、X7和X8；上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X1、X3、X5可将上述发生翻转的三个敏感节点恢复至各自原来的状态；

情况二：当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X7和X8；上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X2、X4、X6可将上述发生翻转的三个敏感节点恢复至各自原来的状态。

原理分析：

容错工作状态与锁存器的输入信号D的具体输入值无关，容错工作状态发生在锁存器锁存状态，与锁存器内部各节点锁存的数据有关，本发明所述面向低功耗电路应用的三节点容错堆栈式D锁存器的容错工作状态分析如下：当时钟信号CLK＝0，CLKN＝1，9个内部节点X1＝X3＝X5＝X8＝1，X2＝X4＝X6＝X7＝0，Q＝1，此时该锁存器的内部敏感节点有 5个，为X1、X3、X5、X7、X8，上述5个敏感节点中的任意三个节点发生翻转时的具体情形如下：

1、当节点X1、X3和X5被翻转到0的时候，PMOS晶体管P11、P17和P5被打开， NMOS晶体管N11、N13、N15至N18被关闭，但是由于剩余节点的电压没有发生改变，所以P1、P2、P3、N1、P7、P8、P9、N3、P13、P14、P15和N5依旧打开，因此，翻转的三个节点可以被恢复。

2、当节点X1、X3和X7被翻转的时候，PMOS晶体管P11、P17被打开，NMOS晶体管N11、N15、N16和N17被关闭，PMOS晶体管P1、P3、P7、P9、P13和P15被暂时关闭，NMOS管N2、N4和N6被暂时打开，但是，由于节点X5依旧是1，所以NMOS 管N18将打开，恢复节点X7为0，因此，PMOS晶体管P1、P3、P7、P9、P13和P15 重新恢复开启，NMOS管N2、N4和N6重新恢复关闭，节点X1和X3可以通过导通的 P1、P2、P3、N1、P7、P8、P9和N3来恢复。

3、当节点X1、X3和X8被翻转的时候，PMOS晶体管P11、P17被打开，NMOS晶体管N11、N15、N16和N17被关闭，PMOS晶体管P4、P6、P10、P12、P16和P18被暂时开启，NMOS管N1、N3和N5被暂时关闭，但是由于节点X5依旧是1，所以NMOS 管N18将打开，恢复节点X8为1。因此，PMOS晶体管P4、P6、P10、P12、P16和P18 重新恢复关闭，NMOS管N1、N3和N5重新恢复开启，节点X1和X3可以通过导通的 P1、P2、P3、N1、P7、P8、P9和N3来恢复。

4、当节点X1、X5和X7被翻转的时候，PMOS晶体管P11、P5被打开，NMOS晶体管N13、N15、N16和N18被关闭，PMOS晶体管P1、P3、P7、P9、P13和P15被暂时关闭，NMOS管N2、N4和N6被暂时打开，但是由于节点X3依旧是1，所以NMOS 管N17将打开，恢复节点X7为0。因此，PMOS晶体管P1、P3、P7、P9、P13和P15 重新恢复开启，NMOS管N2、N4和N6重新恢复关闭。节点X1和X5可以通过导通的 P1、P2、P3、N1、P13、P14、P15和N5来恢复。

5、当节点X1、X5和X8被翻转的时候，PMOS晶体管P11、P5被打开，NMOS晶体管N13、N15、N16和N18被关闭，PMOS晶体管P4、P6、P10、P12、P16和P18被暂时开启，NMOS管N1、N3和N5被暂时关闭，但是由于节点X3依旧是1，所以NMOS 管N17将打开，恢复节点X8为1。因此，PMOS晶体管P4、P6、P10、P12、P16和P18 重新恢复关闭，NMOS管N1、N3和N5重新恢复开启。节点X1和X5可以通过导通的 P1、P2、P3、N1、P13、P14、P15和N5来恢复。

6、当节点X1、X7和X8被翻转的时候，PMOS晶体管P11被打开，NMOS晶体管 N15、N16被关闭，PMOS晶体管P1、P3、P7、P9、P13和P15被暂时关闭，NMOS管 N2、N4、N6被暂时打开，PMOS晶体管P4、P6、P10、P12、P16、P18被暂时开启，NMOS 管N1、N3、N5被暂时关闭，但是由于节点X3、X5依旧是1，所以NMOS管N17、N18 将打开，恢复节点X7和X8，然后，X1节点通过导通的P1、P2、P3和N1来恢复。

7、当节点X3、X5和X7被翻转的时候，PMOS晶体管P17、P5被打开，NMOS晶体管N11、N13、N17和N18被关闭，PMOS晶体管P1、P3、P7、P9、P13和P15被暂时关闭，NMOS管N2、N4和N6被暂时打开，但是由于节点X1依旧是1，所以NMOS 管N16将打开，恢复节点X7为0，因此，PMOS晶体管P1、P3、P7、P9、P13和P15 重新恢复开启，NMOS管N2、N4和N6重新恢复关闭，节点X3和X5可以通过导通的 P7、P8、P9、N3、P13、P14、P15和N5来恢复。

8、当节点X3、X5和X8被翻转的时候，PMOS晶体管P17、P5被打开，NMOS晶体管N11、N13、N17、N18被关闭，PMOS晶体管P4、P6、P10、P12、P16、P18被暂时开启，NMOS管N1、N3、N5被暂时关闭，但是由于节点X1依旧是1，所以NMOS 管N16将打开，恢复节点X8为1。因此，PMOS晶体管P4、P6、P10、P12、P16、P18 重新恢复关闭，NMOS管N1、N3、N5重新恢复开启。节点X3和X5可以通过导通的 P7、P8、P9、N3、P13、P14、P15、N5来恢复。

9、当节点X3、X7和X8被翻转的时候，PMOS晶体管P17被打开，NMOS晶体管N11、N17被关闭，PMOS晶体管P1、P3、P7、P9、P13和P15被暂时关闭，NMOS管 N2、N4和N6被暂时打开，PMOS晶体管P4、P6、P10、P12、P16和P18被暂时开启， NMOS管N1、N3和N5被暂时关闭，但是由于节点X1、X5依旧是1，所以NMOS管 N16、N18将打开，恢复节点X7和X8，然后，X3节点通过导通的P7、P8、P9和N3来恢复。

10、当节点X5、X7和X8被翻转的时候，PMOS晶体管P5被打开，NMOS晶体管 N13、N18被关闭，PMOS晶体管P1、P3、P7、P9、P13和P15被暂时关闭，NMOS管 N2、N4和N6被暂时打开，PMOS晶体管P4、P6、P10、P12、P16和P18被暂时开启， NMOS管N1、N3和N5被暂时关闭，但是由于节点X1、X3依旧是1，所以NMOS管 N16、N17将打开，恢复节点X7和X8，然后，节点X5通过导通的P13、P14、P15和 N5来恢复。

本发明带来的有益效果是，本发明的构造思想是利用辐射粒子入射后产生的瞬态脉冲极性来实现对三个节点的容错，而不只是单纯的增加多个晶体管来实现对三个节点的容错，因此，本发明电路中敏感节点数被有效的减少至5个，从而使系统的稳定性有所提高，同时，使用的晶体管数被有效的降低了，进而降低了整个电路的面积和功耗开销；在其传输路径上，输入信号D的信息可以直接通过晶体管P22和N28来传输到节点Q，由于没有更多电路的阻碍，使得锁存器具有较小的传播延迟。

另外，由于堆栈式结构可有效增加漏电流路径，使得漏电流减少，因此本发明使用了 PMOS串行堆栈的结构来进一步降低其消耗的功耗，例如：晶体管P1、P2和P3、晶体管 P4、P5和P6，晶体管P7、P8和P9，晶体管P10、P11和P12，晶体管P13、P14和P15，及晶体管P16、P17和P18进行了PMOS串联堆栈式结构，因此，本发明可使用在低功耗系统的抗辐射加固中。然而，PMOS晶体管由于载流子速度比较低，导致其恢复时间相对于使用NMOS串行堆栈的结构可能增加，故，本发明更好的适用于中低频电路中。

附图说明

图1为本发明所述的面向低功耗电路应用的三节点容错堆栈式D锁存器的原理示意图；

图2为本发明所述的面向低功耗电路应用的三节点容错堆栈式D锁存器的仿真图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

参见图1说明本实施方式，本实施方式所述的面向低功耗电路应用的三节点容错堆栈式D锁存器，包括28个NMOS晶体管N1至N28和22个PMOS晶体管P1至P22；

晶体管P22的源极、晶体管N28的漏极、晶体管N22的漏极、晶体管N24的漏极和晶体管N26的漏极连接后，作为锁存器的输入信号D的输入端；

晶体管N23的漏极、晶体管N25的漏极、晶体管N27的漏极连接后，作为锁存器的输入信号DN的输入端，且输入信号D和输入信号DN相反；

晶体管N22至N28的栅极和晶体管P21的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管P22的栅极和晶体管N19的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLK与时钟信号CLKN相反；

晶体管P22的漏极、晶体管N28的源极、晶体管P21的漏极和晶体管N19的漏极连接后，作为锁存器输出信号Q的输出端，同时，还作为节点Q；

晶体管P1的源极、晶体管P4的源极、晶体管P7的源极、晶体管P10的源极、晶体管P13的源极和晶体管P16的源极均与电源的正极连接；

晶体管P1的栅极、晶体管P4的漏极、晶体管P5的源极、晶体管N2的栅极、晶体管P7的栅极、晶体管P10的漏极、晶体管P11的源极、晶体管N4的栅极、晶体管P13 的栅极、晶体管P16的漏极、晶体管P17的源极、晶体管N6的栅极、晶体管N16的漏极、晶体管N17的漏极和晶体管N18的漏极连接后，作为节点X7；

晶体管P1的漏极、晶体管P2的源极、晶体管N1的栅极、晶体管N7至N9的漏极、晶体管P4的栅极、晶体管P7的漏极、晶体管P8的源极、晶体管N3的栅极、晶体管P10 的栅极、晶体管P13的漏极、晶体管P14的源极、晶体管N5的栅极、晶体管P16的栅极、晶体管P6的栅极、晶体管P12的栅极和晶体管P18的栅极连接后，作为节点X8；

晶体管P2的漏极与晶体管P3的源极连接，晶体管P2的栅极、晶体管N8的栅极、晶体管N4的源极、晶体管N12的栅极、晶体管N13的漏极、晶体管P19的栅极和N21 的栅极连接后，作为节点X4；

晶体管P3的栅极、晶体管P9的栅极和晶体管P15的栅极均作为节点X7；

晶体管P3的漏极与晶体管N1的漏极连接；

晶体管N1的源极、晶体管N10的漏极、晶体管N15的栅极、晶体管P11的栅极、晶体管N16的栅极和晶体管N22的源极连接后，作为节点X1；

晶体管N10的栅极、晶体管N2的源极、晶体管N11的漏极、晶体管N9的栅极、晶体管P14的栅极、晶体管N23的源极、晶体管P20的栅极和晶体管N20的栅极连接后，作为节点X2；

晶体管N7的源极至晶体管N18的漏极均与电源地连接；

晶体管P5的漏极与晶体管P6的源极连接，晶体管P5的栅极、晶体管N5的源极、晶体管N14的漏极、晶体管N13的栅极和晶体管N18的栅极和晶体管N26的源极连接后，作为节点X5；

晶体管P6的漏极与晶体管N2的漏极连接，晶体管N11的栅极、晶体管N3的源极和晶体管N12的漏极、晶体管P17的栅极、晶体管N17的栅极和晶体管N24的源极连接后，作为节点X3；

晶体管P8的漏极与晶体管P9的源极连接，晶体管P8的栅极、晶体管N7的栅极、晶体管N6的源极、晶体管N14的栅极、晶体管N15的漏极和晶体管N27的源极连接后，作为节点X6；

晶体管P9的漏极与晶体管N3的漏极连接；

晶体管P11的漏极与晶体管P12的源极连接，晶体管P12的漏极与晶体管N4的漏极连接；

晶体管P14的漏极与晶体管P15的源极连接，晶体管P15的漏极与晶体管N5的漏极连接；

晶体管P17的漏极与晶体管P18的源极连接，晶体管P18的漏极与晶体管N6的漏极连接；

晶体管P19的源极接电源正极，晶体管P19的漏极与晶体管P20的源极连接，晶体管P20的漏极与晶体管P21的源极连接，晶体管N19的源极与晶体管N20的漏极连接，晶体管N20的源极与晶体管N21的漏极连接，晶体管N21的源极接电源地。

本发明构造思想是利用辐射粒子入射后产生的瞬态脉冲极性来实现对三个节点的容错，而不只是单纯的增加多个晶体管来实现对三个节点的容错，因此，本发明电路中敏感节点数被有效的减少至5个，从而使系统的稳定性有所提高，同时，使用的晶体管数被有效的降低了，进而降低了整个电路的面积和功耗开销；在其传输路径上，输入信号D的信息可以直接通过晶体管P22和N28来传输到节点Q，由于没有更多电路的阻碍，使得锁存器具有较小的传播延迟。

进一步的，时钟信号CLK为低电平“0”时，锁存器锁存；时钟信号CLK为高电平“1”时，锁存器导通。

更进一步的，虽然节点共有9个，为X1、X2、X3、X4、X5、X6、X7、X8和Q，但是根据锁存的值，其敏感节点将是5个，即：

当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X6、X7和X8；

当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X7和X8。

本优选实施方式中，锁存器锁存的具体数值与输入信号D的具体数值无关。

更进一步的，所述的面向低功耗电路应用的三节点容错堆栈式D锁存器，包括正常工作状态和容错工作状态。

更进一步的，正常工作状态包括如下情况：

情况一：假设输入信号D＝1，则输入信号DN＝0；

(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，此时，NMOS晶体管N22 至N27均打开，NMOS晶体管N1、N3、N5、N11、N13、N15、N16、N17和N18均打开，NMOS晶体管N2、N4、N6、N7、N8、N9、N10、N12和N14均关闭，PMOS晶体管P1、P2、P3、P7、P8、P9、P13、P14和P15均打开，而PMOS晶体管P4、P5、P6、 P10、P11、P12、P16、P17和P18均关闭，这将导致节点X1＝X3＝X5＝X8＝1， X2＝X4＝X6＝X7＝0，此时，NMOS晶体管N28和PMOS晶体管P22被打开，PMOS晶体管P19和P20也被打开，而NMOS晶体管N20和N21被关闭，由于NMOS晶体管N19 和PMOS晶体管P21被关闭，所以输出信号Q＝1；

(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N22 至N28和PMOS管P22被关闭，PMOS晶体管P21将打开，这时输出信号Q将直接通过导通的PMOS晶体管P19至P21连接到电源正极，由于锁存器内部锁存，所以锁存器输出端的输出信号Q＝1将一直锁存，且不受输入信号D变化的影响；

情况二：假设输入信号D＝0，则输入信号DN＝1；

(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，此时，NMOS晶体管N22 至N27均打开，NMOS晶体管N2、N4、N6、N7、N8、N9、N10、N12和N14均打开， NMOS晶体管N1、N3、N5、N11、N13、N15、N16、N17和N18均关闭，PMOS晶体管P4、P5、P6、P10、P11、P12、P16、P17和P18均打开，而PMOS晶体管P1、P2、 P3、P7、P8、P9、P13、P14和P15均关闭，这将导致节点X1＝X3＝X5＝X8＝0， X2＝X4＝X6＝X7＝1，此时，NMOS晶体管N28和PMOS晶体管P22被打开，且NMOS晶体管N20和N21也被打开，而PMOS晶体管P19和P20被关闭，由于NMOS晶体管N19 和PMOS晶体管P21被关闭，所以输出信号Q＝0；

(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N22 至N28和PMOS管P22均关闭，NMOS晶体管N19将打开，这时输出信号Q的输出端将直接通过导通的NMOS晶体管N19至N21连接到电源地，由于锁存器内部锁存，所以锁存器输出端的输出信号Q＝1将一直锁存，且不受输入信号D变化的影响。

更进一步的，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X6、X7和X8；上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X1、X3、X5可将上述发生翻转的三个敏感节点恢复至各自原来的状态；

情况二：当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X7和X8；上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X2、X4、X6可将上述发生翻转的三个敏感节点恢复至各自原来的状态。

图2显示了面向低功耗电路应用的三节点容错堆栈式D锁存器的仿真图。该仿真图2 中，在每个时钟信号CLK＝1的时候，当输入信号D变化后，输出信号Q也跟着变化，即实现了Q＝D的功能；在第二个时钟信号CLK＝0的时候，进行三节点故障注入，可以发现，在这些敏感节点中每三个节点的翻转都能被恢复，这就使得输出信号Q保持不变，由此，可以看出构造的锁存器的时序功能和容错功能是正确的。

虽然在本文中参照了特定的实施方式来描述本发明，但是应该理解的是，这些实施例仅仅是本发明的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多修改，并且可以设计出其它的布置，只要不偏离所附权利要求所限定的本发明的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其它所述实施例。

Claims (6)

1.面向低功耗电路应用的三节点容错堆栈式D锁存器，其特征在于，包括28个NMOS晶体管N1至N28和22个PMOS晶体管P1至P22；

晶体管P22的源极、晶体管N28的漏极、晶体管N22的漏极、晶体管N24的漏极和晶体管N26的漏极连接后，作为锁存器的输入信号D的输入端；

晶体管N23的漏极、晶体管N25的漏极、晶体管N27的漏极连接后，作为锁存器的输入信号DN的输入端，且输入信号D和输入信号DN相反；

晶体管N22至N28的栅极和晶体管P21的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管P22的栅极和晶体管N19的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLK与时钟信号CLKN相反；

晶体管P22的漏极、晶体管N28的源极、晶体管P21的漏极和晶体管N19的漏极连接后，作为锁存器输出信号Q的输出端，同时，还作为节点Q；

晶体管P1的源极、晶体管P4的源极、晶体管P7的源极、晶体管P10的源极、晶体管P13的源极和晶体管P16的源极均与电源的正极连接；

晶体管P1的栅极、晶体管P4的漏极、晶体管P5的源极、晶体管N2的栅极、晶体管P7的栅极、晶体管P10的漏极、晶体管P11的源极、晶体管N4的栅极、晶体管P13的栅极、晶体管P16的漏极、晶体管P17的源极、晶体管N6的栅极、晶体管N16的漏极、晶体管N17的漏极和晶体管N18的漏极连接后，作为节点X7；

晶体管P1的漏极、晶体管P2的源极、晶体管N1的栅极、晶体管N7至N9的漏极、晶体管P4的栅极、晶体管P7的漏极、晶体管P8的源极、晶体管N3的栅极、晶体管P10的栅极、晶体管P13的漏极、晶体管P14的源极、晶体管N5的栅极、晶体管P16的栅极、晶体管P6的栅极、晶体管P12的栅极和晶体管P18的栅极连接后，作为节点X8；晶体管P2的漏极与晶体管P3的源极连接，晶体管P2的栅极、晶体管N8的栅极、晶体管N4的源极、晶体管N12的栅极、晶体管N13的漏极、晶体管P19的栅极和N21的栅极连接后，作为节点X4；

晶体管P3的栅极、晶体管P9的栅极和晶体管P15的栅极均作为节点X7；

晶体管P3的漏极与晶体管N1的漏极连接；

晶体管N1的源极、晶体管N10的漏极、晶体管N15的栅极、晶体管P11的栅极、晶体管N16的栅极和晶体管N22的源极连接后，作为节点X1；

晶体管N10的栅极、晶体管N2的源极、晶体管N11的漏极、晶体管N9的栅极、晶体管P14的栅极、晶体管N23的源极、晶体管P20的栅极和晶体管N20的栅极连接后，作为节点X2；

晶体管N7的源极至晶体管N18的漏极均与电源地连接；

晶体管P5的漏极与晶体管P6的源极连接，晶体管P5的栅极、晶体管N5的源极、晶体管N14的漏极、晶体管N13的栅极和晶体管N18的栅极和晶体管N26的源极连接后，作为节点X5；

晶体管P6的漏极与晶体管N2的漏极连接，晶体管N11的栅极、晶体管N3的源极和晶体管N12的漏极、晶体管P17的栅极、晶体管N17的栅极和晶体管N24的源极连接后，作为节点X3；

晶体管P8的漏极与晶体管P9的源极连接，晶体管P8的栅极、晶体管N7的栅极、晶体管N6的源极、晶体管N14的栅极、晶体管N15的漏极和晶体管N27的源极连接后，作为节点X6；

晶体管P9的漏极与晶体管N3的漏极连接；

晶体管P11的漏极与晶体管P12的源极连接，晶体管P12的漏极与晶体管N4的漏极连接；

晶体管P14的漏极与晶体管P15的源极连接，晶体管P15的漏极与晶体管N5的漏极连接；

晶体管P17的漏极与晶体管P18的源极连接，晶体管P18的漏极与晶体管N6的漏极连接；

晶体管P19的源极接电源正极，晶体管P19的漏极与晶体管P20的源极连接，晶体管P20的漏极与晶体管P21的源极连接，晶体管N19的源极与晶体管N20的漏极连接，晶体管N20的源极与晶体管N21的漏极连接，晶体管N21的源极接电源地。

2.根据权利要求1所述的面向低功耗电路应用的三节点容错堆栈式D锁存器，其特征在于，时钟信号CLK为低电平“0”时，锁存器锁存；时钟信号CLK为高电平“1”时，锁存器导通。

3.根据权利要求1所述的面向低功耗电路应用的三节点容错堆栈式D锁存器，其特征在于，

当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X6、X7和X8；

当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X7和X8。

4.根据权利要求1所述的面向低功耗电路应用的三节点容错堆栈式D锁存器，其特征在于，包括正常工作状态和容错工作状态。

5.根据权利要求4所述的面向低功耗电路应用的三节点容错堆栈式D锁存器，其特征在于，正常工作状态包括如下情况：

情况一：假设输入信号D＝1，则输入信号DN＝0；

(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，此时，NMOS晶体管N22至N27均打开，NMOS晶体管N1、N3、N5、N11、N13、N15、N16、N17和N18均打开，NMOS晶体管N2、N4、N6、N7、N8、N9、N10、N12和N14均关闭，PMOS晶体管P1、P2、P3、P7、P8、P9、P13、P14和P15均打开，而PMOS晶体管P4、P5、P6、P10、P11、P12、P16、P17和P18均关闭，这将导致节点X1＝X3＝X5＝X8＝1，X2＝X4＝X6＝X7＝0，此时，NMOS晶体管N28和PMOS晶体管P22被打开，PMOS晶体管P19和P20也被打开，而NMOS晶体管N20和N21被关闭，由于NMOS晶体管N19和PMOS晶体管P21被关闭，所以输出信号Q＝1；

(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N22至N28和PMOS管P22被关闭，PMOS晶体管P21将打开，这时输出信号Q将直接通过导通的PMOS晶体管P19至P21连接到电源正极，由于锁存器内部锁存，所以锁存器输出端的输出信号Q＝1将一直锁存，且不受输入信号D变化的影响；

情况二：假设输入信号D＝0，则输入信号DN＝1；

(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，此时，NMOS晶体管N22至N27均打开，NMOS晶体管N2、N4、N6、N7、N8、N9、N10、N12和N14均打开，NMOS晶体管N1、N3、N5、N11、N13、N15、N16、N17和N18均关闭，PMOS晶体管P4、P5、P6、P10、P11、P12、P16、P17和P18均打开，而PMOS晶体管P1、P2、P3、P7、P8、P9、P13、P14和P15均关闭，这将导致节点X1＝X3＝X5＝X8＝0，X2＝X4＝X6＝X7＝1，此时，NMOS晶体管N28和PMOS晶体管P22被打开，且NMOS晶体管N20和N21也被打开，而PMOS晶体管P19和P20被关闭，由于NMOS晶体管N19和PMOS晶体管P21被关闭，所以输出信号Q＝0；

(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N22至N28和PMOS管P22均关闭，NMOS晶体管N19将打开，这时输出信号Q的输出端将直接通过导通的NMOS晶体管N19至N21连接到电源地，由于锁存器内部锁存，所以锁存器输出端的输出信号Q＝1将一直锁存，且不受输入信号D变化的影响。

6.根据权利要求4所述的面向低功耗电路应用的三节点容错堆栈式D锁存器，其特征在于，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X6、X7和X8；上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X1、X3、X5可将上述发生翻转的三个敏感节点恢复至各自原来的状态；

情况二：当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X7和X8；上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X2、X4、X6可将上述发生翻转的三个敏感节点恢复至各自原来的状态。

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