CN111147064A - 面向高频电路应用的抗三节点翻转d锁存器 - Google Patents

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CN111147064A CN202010041882.1A CN202010041882A CN111147064A CN 111147064 A CN111147064 A CN 111147064A CN 202010041882 A CN202010041882 A CN 202010041882A CN 111147064 A CN111147064 A CN 111147064A
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Abstract

面向高频电路应用的抗三节点翻转D锁存器，属于集成电路可靠性中的抗核加固领域。解决了传统的抗三个节点翻转的D锁存器需要耗费较多硬件、功耗高、传输路径长、传输延迟大的问题。本发明包括34个NMOS晶体管N1至N34和16个PMOS晶体管P1至P16；本发明使用NMOS管串联堆栈的方式来进行构造，这种堆栈方式可有效降低阈值损失带来的漏电问题，实现三节点翻转快速恢复的保护。且一些节点采用就近连接的原则进行连接，这将导致连接的金属线较短且对称、版图面积小，使其具有较好的传播性能和较快的恢复时间。本发明主要适用于高频电路中。

Description

面向高频电路应用的抗三节点翻转D锁存器
技术领域
本发明属于集成电路可靠性中的抗核加固领域。
背景技术
随着器件特征尺寸的减小，器件的结电容减小，工作电压降低，单粒子临界电荷减小，但单粒子效应电离产生的空间电荷量并未等比例减少，这使得电路对单粒子效应更加敏感。
由于纳米器件材料、结构和尺寸上的变化，单粒子效应和电路逻辑间的耦合关系也更加复杂，出现了明显的单粒子串扰及多节点电荷收集等现象。对于单粒子引起的多节点电荷收集，通常将被粒子直接撞击的节点称为主动节点，将受单粒子产生的电荷扩散而间接影响的节点称为被动节点，将主动节点电荷通过电荷扩散影响被动节点的过程称为电荷共享。对单粒子电荷收集机理的分析表明，随着电路中主动节点和被动节点间距的减小，节点间的电荷共享效应显著增大。虽然可以通过增加节点距离来降低电荷共享的影响，但是这并不能完全恢复翻转的三个节点，并将导致巨大的面积开销。通过复制三个以上电路可以对三个节点的翻转进行容错，但是使用的晶体管数和敏感节点数依旧很多，面积和功耗开销依旧很大，一般晶体管个数达到100多个，敏感节点将达到20多个；同时，在传输路径上不得不增加很多的子电路，导致其传输延迟也很大，因此，以上问题亟需解决。
发明内容
本发明是为了解决传统的抗三个节点翻转的D锁存器需要耗费较多硬件、功耗高、传输路径长、传输延迟大的问题，本发明提供了一种面向高频电路应用的抗三节点翻转D锁存器。
面向高频电路应用的抗三节点翻转D锁存器，包括34个NMOS晶体管N1至N34 和16个PMOS晶体管P1至P16；
晶体管P16的源极、晶体管N28的漏极、晶体管N29的漏极、晶体管N31的漏极和晶体管N33的漏极连接后，作为锁存器的输入信号D的输入端；
晶体管N30的漏极、晶体管N32的漏极、晶体管N34的漏极连接后，作为锁存器的输入信号DN的输入端，且输入信号D和输入信号DN相反；
晶体管N28至N34的栅极和晶体管P15的栅极连接后，作为锁存器的时钟信号CLK的输入端；
晶体管P16的栅极和晶体管N19的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLK与时钟信号CLKN相反；
晶体管P16的漏极、晶体管N28的源极、晶体管P15的漏极和晶体管N19的漏极连接后，作为锁存器输出信号Q的输出端，同时，还作为节点Q；
晶体管P1的源极、晶体管P3的源极、晶体管P5的源极、晶体管P7的源极、晶体管P9的源极和晶体管P11的源极均与电源的正极连接；
晶体管P1的栅极、晶体管P3的漏极、晶体管P4的源极、晶体管N2的栅极、晶体管P5的栅极、晶体管P7的漏极、晶体管P8的源极、晶体管N4的栅极、晶体管P9的栅极、晶体管P11的漏极、晶体管P12的源极、晶体管N6的栅极、晶体管N16的漏极、晶体管N17的漏极和晶体管N18的漏极连接后，作为节点X7；
晶体管P1的漏极、晶体管P2的源极、晶体管N1的栅极、晶体管N7至N9的漏极、晶体管P3的栅极、晶体管P5的漏极、晶体管P6的源极、晶体管N3的栅极、晶体管P7 的栅极、晶体管P9的漏极、晶体管P10的源极、晶体管N5的栅极和晶体管P11的栅极连接后，作为节点X8；
晶体管P2的漏极与晶体管N1的漏极连接；晶体管P2的栅极、晶体管N8的栅极、晶体管N22的栅极、晶体管N4的源极、晶体管N12的栅极、晶体管N13的漏极、晶体管N32的源极、晶体管P13的栅极和N21的栅极连接后，作为节点X4；
晶体管N1的源极、晶体管N10的漏极、晶体管N11的栅极、晶体管P8的栅极、晶体管N25的栅极、晶体管N16的栅极和晶体管N29的源极连接后，作为节点X1；
晶体管N9的栅极、晶体管N10的栅极、晶体管N2的源极、晶体管N11的漏极、晶体管P10的栅极、晶体管N26的栅极、晶体管N30的源极、晶体管P14的栅极和晶体管 N20的栅极连接后，作为节点X2；
晶体管N10的源极与晶体管N22的漏极连接；
晶体管N7至N9的源极、晶体管N16至N18的源极和晶体管N22至N27的源极均与电源地连接；
晶体管P4的漏极与晶体管N2的漏极连接，晶体管P4的栅极、晶体管N23的栅极、晶体管N5的源极、晶体管N14的漏极、晶体管N15的栅极、晶体管N18的栅极和晶体管N33的源极连接后，作为节点X5；
晶体管N11的源极与晶体管N23的漏极连接；
晶体管P6的漏极与晶体管N3的漏极连接；晶体管P6的栅极、晶体管N24的栅极、晶体管N7的栅极、晶体管N6的源极、晶体管N14的栅极、晶体管N15的漏极和晶体管 N34的源极连接后，作为节点X6；
晶体管N3的源极、晶体管N13的栅极、晶体管N12的漏极、晶体管P12的栅极、晶体管N27的栅极、晶体管N17的栅极和晶体管N31的源极连接后，作为节点X3；
晶体管N12的源极与晶体管N24的漏极连接；
晶体管P8的漏极与晶体管N4的漏极连接；晶体管N13的源极与晶体管N25的漏极连接；
晶体管P10的漏极与晶体管N5的漏极连接；晶体管N14的源极与晶体管N26的漏极连接；
晶体管P12的漏极与晶体管N6的漏极连接；晶体管N15的源极与晶体管N27的漏极连接；
晶体管P13的源极接电源正极，晶体管P13的漏极与晶体管P14的源极连接，晶体管P14的漏极与晶体管P15的源极连接，晶体管N19的源极与晶体管N20的漏极连接，晶体管N20的源极与晶体管N21的漏极连接，晶体管N21的源极接电源地。
优选的是，时钟信号CLK为低电平“0”时，锁存器锁存；时钟信号CLK为高电平“1”时，锁存器导通。
优选的是，当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X6、X7和X8；
当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X7和X8。
优选的是，所述的面向高频电路应用的抗三节点翻转D锁存器，包括正常工作状态和容错工作状态。
优选的是，正常工作状态包括如下情况：
情况一：假设输入信号D＝1，则输入信号DN＝0；
(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，此时，NMOS晶体管N29 至N34均打开，NMOS晶体管N1、N3、N5、N11、N13、N15、N16、N17、N18、N23、 N25和N27均打开，NMOS晶体管N2、N4、N6、N7、N8、N9、N10、N12、N14、N22、 N24和N26均关闭；PMOS晶体管P1、P2、P5、P6、P9和P10均打开，而PMOS晶体管P3、P4、P7、P8、P11和P12均关闭，这将导致节点X1＝X3＝X5＝X8＝1，X2＝X4＝X6＝X7＝0，此时，NMOS晶体管N28和PMOS晶体管P16被打开，且PMOS晶体管P13和P14也被打开，而NMOS晶体管N20和N21被关闭，由于NMOS晶体管N19和PMOS晶体管P15 被关闭，所以输出信号Q＝1；
(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N28 至N34和PMOS管P16被关闭，PMOS晶体管P15将打开，这时输出信号Q的输出端将直接通过导通的PMOS晶体管P13至P15连接到电源正极，由于锁存器内部锁存，锁存器输出端输出的信号Q＝1将一直锁存，且不受输入信号D变化的影响；
情况二：假设输入信号D＝0，则输入信号DN＝1；
(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，此时，NMOS晶体管N29 至N34均打开，NMOS晶体管N2、N4、N6、N7、N8、N9、N10、N12、N14、N22、 N24和N26均打开，NMOS晶体管N1、N3、N5、N11、N13、N15、N16、N17、N18、 N23、N25和N27均关闭；PMOS晶体管P3、P4、P7、P8、P11和P12打开，而PMOS 晶体管P1、P2、P5、P6、P9和P10关闭，这将导致节点X1＝X3＝X5＝X8＝0，X2＝X4＝X6＝X7＝1，此时，NMOS晶体管N28和PMOS晶体管P16被打开，且NMOS晶体管N20和N21被打开，而PMOS晶体管P13和P14被关闭，由于NMOS晶体管N19和PMOS晶体管P15 被关闭，所以输出信号Q＝0；
(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N28 至N34和PMOS管P16被关闭，NMOS晶体管N19将打开，这时输出信号Q的输出端将直接通过导通的NMOS晶体管N19至N21连接到电源地，由于锁存器内部锁存，锁存器输出端输出的信号Q＝0将一直锁存，且不受输入信号D变化的影响。
优选的是，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：
情况一：当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X6、X7和X8；上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X1、X3、X5可将上述发生翻转的三个敏感节点恢复至各自原来的状态；
情况二：当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X7和X8；上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X2、X4、X6可将上述发生翻转的三个敏感节点恢复至各自原来的状态。
原理分析：
容错工作状态与锁存器的输入信号D的具体输入值无关，容错工作状态发生在锁存器锁存状态，与锁存器内部各节点锁存的数据有关，本发明所述面向高频电路应用的抗三节点翻转D锁存器容错工作状态分析如下：当时钟信号CLK＝0，CLKN＝1，9个内部节点 X1＝X3＝X5＝X8＝1，X2＝X4＝X6＝X7＝0，Q＝1，此时该锁存器的内部敏感节点有5个，为 X1、X3、X5、X7、X8，上述5个敏感节点中的任意三个节点发生翻转时的具体情形如下：
1、当节点X1、X3和X5被翻转到0的时候，PMOS晶体管P8、P12和P4被打开， NMOS晶体管N11、N13、N15至18、N23、N25和N27被关闭，但是由于剩余节点的电压没有发生改变，所以P1、P2、N1、P5、P6、N3、P9、P10和N5依旧打开，因此，翻转的三个节点可以被恢复。
2、当节点X1、X3和X7被翻转的时候，PMOS晶体管P8、P12被打开，NMOS晶体管N11、N13、N16、N17、N25、N27被关闭，PMOS晶体管P1、P5、P9被暂时关闭， NMOS管N2、N4、N6被暂时打开，但是，由于节点X5依旧是1，所以NMOS管N18 将打开，恢复节点X7为0。因此，PMOS晶体管P1、P5和P9重新恢复开启，NMOS管 N2、N4和N6重新恢复关闭。节点X1和X3可以通过导通的P1、P2、N1、P5、P6和 N3来恢复。
3、当节点X1、X3和X8被翻转的时候，PMOS晶体管P8和P12被打开，NMOS晶体管N11、N13、N16、N17、N25和N27被关闭，PMOS晶体管P3、P7和P11被暂时开启，NMOS管N1、N3和N5被暂时关闭，但是由于节点X5依旧是1，所以NMOS管 N18将打开，恢复节点X8为1。因此，PMOS晶体管P3、P7和P11重新恢复关闭，NMOS 管N1、N3和N5重新恢复开启。节点X1和X3可以通过导通的P1、P2、N1、P5、P6 和N3来恢复。
4、当节点X1、X5和X7被翻转的时候，PMOS晶体管P8、P4被打开，NMOS晶体管N11、N15、N16、N18、N23和N25被关闭，PMOS晶体管P1、P5和P9被暂时关闭， NMOS管N2、N4和N6被暂时打开，但是由于节点X3依旧是1，所以NMOS管N17 将打开，恢复节点X7为0。因此，PMOS晶体管P1、P5和P9重新恢复开启，NMOS管 N2、N4和N6重新恢复关闭。节点X1和X5可以通过导通的P1、P2、N1、P9、P10和 N5来恢复。
5、当节点X1、X5和X8被翻转的时候，PMOS晶体管P8、P4被打开，NMOS晶体管N11、N15、N16、N18、N23和N25被关闭，PMOS晶体管P3、P7和P11被暂时开启， NMOS管N1、N3和N5被暂时关闭，但是由于节点X3依旧是1，所以NMOS管N17 将打开，恢复节点X8为1。因此，PMOS晶体管P3、P7和P11重新恢复关闭，NMOS 管N1、N3和N5重新恢复开启。节点X1和X5可以通过导通的P1、P2、N1、P9、P10 和N5来恢复。
6、当节点X1、X7和X8被翻转的时候，PMOS晶体管P8被打开，NMOS晶体管N11、 N25被关闭，PMOS晶体管P1、P5和P9被暂时关闭，NMOS管N2、N4和N6被暂时打开，PMOS晶体管P3、P7和P11被暂时开启，NMOS管N1、N3和N5被暂时关闭，但是由于节点X3、X5依旧是1，所以NMOS管N17、N18将打开，恢复节点X7和X8。然后，X1节点通过导通的P1、P2和N1来恢复。
7、当节点X3、X5和X7被翻转的时候，PMOS晶体管P12、P4被打开，NMOS晶体管N13、N15、N17、N18、N23和N27被关闭，PMOS晶体管P1、P5和P9被暂时关闭， NMOS管N2、N4和N6被暂时打开，但是由于节点X1依旧是1，所以NMOS管N16 将打开，恢复节点X7为0。因此，PMOS晶体管P1、P5和P9重新恢复开启，NMOS管 N2、N4和N6重新恢复关闭。节点X3和X5可以通过导通的P5、P6、N3、P9、P10和 N5来恢复。
8、当节点X3、X5和X8被翻转的时候，PMOS晶体管P12、P4被打开，NMOS晶体管N13、N15、N17、N18、N23和N27被关闭，PMOS晶体管P3、P7和P11被暂时开启，NMOS管N1、N3和N5被暂时关闭，但是由于节点X1依旧是1，所以NMOS管 N16将打开，恢复节点X8为1。因此，PMOS晶体管P3、P7和P11重新恢复关闭，NMOS 管N1、N3和N5重新恢复开启。节点X3和X5可以通过导通的P5、P6、N3、P9、P10 和N5来恢复。
9、当节点X3、X7和X8被翻转的时候，PMOS晶体管P12被打开，NMOS晶体管 N13、N17和N27被关闭，PMOS晶体管P1、P5和P9被暂时关闭，NMOS管N2、N4 和N6被暂时打开，PMOS晶体管P3、P7和P11被暂时开启，NMOS管N1、N3和N5 被暂时关闭，但是由于节点X1、X5依旧是1，所以NMOS管N16、N18将打开，恢复节点X7和X8。然后，X3节点通过导通的P5、P6和N3来恢复。
10、当节点X5、X7和X8被翻转的时候，PMOS晶体管P4被打开，NMOS晶体管 N15、N18和N23被关闭，PMOS晶体管P1、P5和P9被暂时关闭，NMOS管N2、N4 和N6被暂时打开，PMOS晶体管P3、P7和P11被暂时开启，NMOS管N1、N3和N5 被暂时关闭，但是由于节点X1、X3依旧是1，所以NMOS管N16、N17将打开，恢复节点X7和X8。然后，X5节点通过导通的P9、P10和N5来恢复。
本发明带来的有益效果是，本发明使用软错误翻转的物理机制来降低敏感节点数，使 D锁存器所使用的晶体管被有效的减少，本发明所使用的晶体管的数量为50个，并降低了功耗；同时，输入信号D的信息可以直接通过晶体管P16和N28来传输到节点Q，传输路径短，极大降低了传输时间，使得延迟变小。
较少的敏感节点可以保证电路被辐射粒子影响的概率被有效的降低，降低电子系统中断工作的概率。
附图说明
图1为本发明所述的面向高频电路应用的抗三节点翻转D锁存器的原理示意图；
图2为本发明所述的面向高频电路应用的抗三节点翻转D锁存器的仿真图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
参见图1说明本实施方式，本实施方式所述的面向高频电路应用的抗三节点翻转D锁存器，包括34个NMOS晶体管N1至N34和16个PMOS晶体管P1至P16；
晶体管P16的源极、晶体管N28的漏极、晶体管N29的漏极、晶体管N31的漏极和晶体管N33的漏极连接后，作为锁存器的输入信号D的输入端；
晶体管N30的漏极、晶体管N32的漏极、晶体管N34的漏极连接后，作为锁存器的输入信号DN的输入端，且输入信号D和输入信号DN相反；
晶体管N28至N34的栅极和晶体管P15的栅极连接后，作为锁存器的时钟信号CLK的输入端；
晶体管P16的栅极和晶体管N19的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLK与时钟信号CLKN相反；
晶体管P16的漏极、晶体管N28的源极、晶体管P15的漏极和晶体管N19的漏极连接后，作为锁存器输出信号Q的输出端，同时，还作为节点Q；
晶体管P1的源极、晶体管P3的源极、晶体管P5的源极、晶体管P7的源极、晶体管P9的源极和晶体管P11的源极均与电源的正极连接；
晶体管P1的栅极、晶体管P3的漏极、晶体管P4的源极、晶体管N2的栅极、晶体管P5的栅极、晶体管P7的漏极、晶体管P8的源极、晶体管N4的栅极、晶体管P9的栅极、晶体管P11的漏极、晶体管P12的源极、晶体管N6的栅极、晶体管N16的漏极、晶体管N17的漏极和晶体管N18的漏极连接后，作为节点X7；
晶体管P1的漏极、晶体管P2的源极、晶体管N1的栅极、晶体管N7至N9的漏极、晶体管P3的栅极、晶体管P5的漏极、晶体管P6的源极、晶体管N3的栅极、晶体管P7 的栅极、晶体管P9的漏极、晶体管P10的源极、晶体管N5的栅极和晶体管P11的栅极连接后，作为节点X8；
晶体管P2的漏极与晶体管N1的漏极连接；晶体管P2的栅极、晶体管N8的栅极、晶体管N22的栅极、晶体管N4的源极、晶体管N12的栅极、晶体管N13的漏极、晶体管N32的源极、晶体管P13的栅极和N21的栅极连接后，作为节点X4；
晶体管N1的源极、晶体管N10的漏极、晶体管N11的栅极、晶体管P8的栅极、晶体管N25的栅极、晶体管N16的栅极和晶体管N29的源极连接后，作为节点X1；
晶体管N9的栅极、晶体管N10的栅极、晶体管N2的源极、晶体管N11的漏极、晶体管P10的栅极、晶体管N26的栅极、晶体管N30的源极、晶体管P14的栅极和晶体管 N20的栅极连接后，作为节点X2；
晶体管N10的源极与晶体管N22的漏极连接；
晶体管N7至N9的源极、晶体管N16至N18的源极和晶体管N22至N27的源极均与电源地连接；
晶体管P4的漏极与晶体管N2的漏极连接，晶体管P4的栅极、晶体管N23的栅极、晶体管N5的源极、晶体管N14的漏极、晶体管N15的栅极、晶体管N18的栅极和晶体管N33的源极连接后，作为节点X5；
晶体管N11的源极与晶体管N23的漏极连接；
晶体管P6的漏极与晶体管N3的漏极连接；晶体管P6的栅极、晶体管N24的栅极、晶体管N7的栅极、晶体管N6的源极、晶体管N14的栅极、晶体管N15的漏极和晶体管 N34的源极连接后，作为节点X6；
晶体管N3的源极、晶体管N13的栅极、晶体管N12的漏极、晶体管P12的栅极、晶体管N27的栅极、晶体管N17的栅极和晶体管N31的源极连接后，作为节点X3；
晶体管N12的源极与晶体管N24的漏极连接；
晶体管P8的漏极与晶体管N4的漏极连接；晶体管N13的源极与晶体管N25的漏极连接；
晶体管P10的漏极与晶体管N5的漏极连接；晶体管N14的源极与晶体管N26的漏极连接；
晶体管P12的漏极与晶体管N6的漏极连接；晶体管N15的源极与晶体管N27的漏极连接；
晶体管P13的源极接电源正极，晶体管P13的漏极与晶体管P14的源极连接，晶体管P14的漏极与晶体管P15的源极连接，晶体管N19的源极与晶体管N20的漏极连接，晶体管N20的源极与晶体管N21的漏极连接，晶体管N21的源极接电源地。
本实施方式中使用了NMOS管串联堆栈的方式来进行构造，例如：晶体管N1、N10 和N22，晶体管N2、N11和N23，晶体管N3、N12和N24，晶体管N4、N13和N25，晶体管N5、N14和N26，以及晶体管N6、N15和N27均采用堆栈的连接方式，这种堆栈方式可有效降低阈值损失带来的漏电问题；可利用NMOS器件传播速度快的优点实现三节点翻转快速恢复的保护；同时，一些节点采用就近连接的原则进行连接，例如：节点 X1与晶体管N11就近连接，节点X2与晶体管N10就近连接，节点X3与晶体管N13就近连接，节点X4与晶体管N12就近连接，节点X5与晶体管N15就近连接，节点X6与晶体管N14就近连接；这将导致连接的金属线较短且对称、版图面积小，使其具有较好的传播性能和较快的恢复时间，因此，本发明主要用于对高频电路中的抗三节点翻转的加固保护。
本发明使用软错误翻转的物理机制来降低敏感节点数，使D锁存器所使用的晶体管被有效的减少，本发明所使用的晶体管的数量为50个，并降低了功耗；同时，输入信号 D的信息可以直接通过晶体管P16和N28来传输到节点Q，传输路径短，极大降低了传输时间，使得延迟变小。
较少的敏感节点可以保证电路被辐射粒子影响的概率被有效的降低，降低电子系统中断工作的概率。
进一步的，时钟信号CLK为低电平“0”时，锁存器锁存；时钟信号CLK为高电平“1”时，锁存器导通。
更进一步的，虽然节点共有9个，为X1、X2、X3、X4、X5、X6、X7、X8和Q，但是根据锁存的值，其敏感节点将是5个，即：
当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X6、X7和X8；
当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X7和X8。
本优选实施方式中，锁存器锁存的具体数值与输入信号D的具体数值无关。
更进一步的，所述的面向高频电路应用的抗三节点翻转D锁存器，包括正常工作状态和容错工作状态。
更进一步的，正常工作状态包括如下情况：
情况一：假设输入信号D＝1，则输入信号DN＝0；
(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，此时，NMOS晶体管N29 至N34均打开，NMOS晶体管N1、N3、N5、N11、N13、N15、N16、N17、N18、N23、 N25和N27均打开，NMOS晶体管N2、N4、N6、N7、N8、N9、N10、N12、N14、N22、 N24和N26均关闭；PMOS晶体管P1、P2、P5、P6、P9和P10均打开，而PMOS晶体管P3、P4、P7、P8、P11和P12均关闭，这将导致节点X1＝X3＝X5＝X8＝1，X2＝X4＝X6＝X7＝0，此时，NMOS晶体管N28和PMOS晶体管P16被打开，且PMOS晶体管P13和P14也被打开，而NMOS晶体管N20和N21被关闭，由于NMOS晶体管N19和PMOS晶体管P15 被关闭，所以输出信号Q＝1；
(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N28 至N34和PMOS管P16被关闭，PMOS晶体管P15将打开，这时输出信号Q的输出端将直接通过导通的PMOS晶体管P13至P15连接到电源正极，由于锁存器内部锁存，锁存器输出端输出的信号Q＝1将一直锁存，且不受输入信号D变化的影响；
情况二：假设输入信号D＝0，则输入信号DN＝1；
(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，此时，NMOS晶体管N29 至N34均打开，NMOS晶体管N2、N4、N6、N7、N8、N9、N10、N12、N14、N22、N24和N26均打开，NMOS晶体管N1、N3、N5、N11、N13、N15、N16、N17、N18、 N23、N25和N27均关闭；PMOS晶体管P3、P4、P7、P8、P11和P12打开，而PMOS 晶体管P1、P2、P5、P6、P9和P10关闭，这将导致节点X1＝X3＝X5＝X8＝0，X2＝X4＝X6＝X7＝1，此时，NMOS晶体管N28和PMOS晶体管P16被打开，且NMOS晶体管N20和N21被打开，而PMOS晶体管P13和P14被关闭，由于NMOS晶体管N19和PMOS晶体管P15 被关闭，所以输出信号Q＝0；
(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N28 至N34和PMOS管P16被关闭，NMOS晶体管N19将打开，这时输出信号Q的输出端将直接通过导通的NMOS晶体管N19至N21连接到电源地，由于锁存器内部锁存，锁存器输出端输出的信号Q＝0将一直锁存，且不受输入信号D变化的影响。
更进一步的，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：
情况一：当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X6、X7和X8；上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X1、X3、X5可将上述发生翻转的三个敏感节点恢复至各自原来的状态；
情况二：当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X7和X8；上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X2、X4、X6可将上述发生翻转的三个敏感节点恢复至各自原来的状态。
图2显示了面向高频电路应用的抗三节点翻转D锁存器的仿真图。通过该仿真图，可以看出构造的锁存器的时序功能和容错功能是正确的，例如，在每个时钟CLK＝1的时候，当输入D变化后，输出Q也跟着变化，即实现了Q＝D的功能；在第二个时钟CLK ＝0的时候，进行三节点故障注入，可以发现，在这些敏感节点中每三个节点的翻转都能被恢复，这就使得输出Q保持不变。
虽然在本文中参照了特定的实施方式来描述本发明，但是应该理解的是，这些实施例仅仅是本发明的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多修改，并且可以设计出其它的布置，只要不偏离所附权利要求所限定的本发明的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其它所述实施例。

Claims (6)

1.面向高频电路应用的抗三节点翻转D锁存器，其特征在于，包括34个NMOS晶体管N1至N34和16个PMOS晶体管P1至P16；
晶体管P16的源极、晶体管N28的漏极、晶体管N29的漏极、晶体管N31的漏极和晶体管N33的漏极连接后，作为锁存器的输入信号D的输入端；
晶体管N30的漏极、晶体管N32的漏极、晶体管N34的漏极连接后，作为锁存器的输入信号DN的输入端，且输入信号D和输入信号DN相反；
晶体管N28至N34的栅极和晶体管P15的栅极连接后，作为锁存器的时钟信号CLK的输入端；
晶体管P16的栅极和晶体管N19的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLK与时钟信号CLKN相反；
晶体管P16的漏极、晶体管N28的源极、晶体管P15的漏极和晶体管N19的漏极连接后，作为锁存器输出信号Q的输出端，同时，还作为节点Q；
晶体管P1的源极、晶体管P3的源极、晶体管P5的源极、晶体管P7的源极、晶体管P9的源极和晶体管P11的源极均与电源的正极连接；
晶体管P1的栅极、晶体管P3的漏极、晶体管P4的源极、晶体管N2的栅极、晶体管P5的栅极、晶体管P7的漏极、晶体管P8的源极、晶体管N4的栅极、晶体管P9的栅极、晶体管P11的漏极、晶体管P12的源极、晶体管N6的栅极、晶体管N16的漏极、晶体管N17的漏极和晶体管N18的漏极连接后，作为节点X7；
晶体管P1的漏极、晶体管P2的源极、晶体管N1的栅极、晶体管N7至N9的漏极、晶体管P3的栅极、晶体管P5的漏极、晶体管P6的源极、晶体管N3的栅极、晶体管P7的栅极、晶体管P9的漏极、晶体管P10的源极、晶体管N5的栅极和晶体管P11的栅极连接后，作为节点X8；
晶体管P2的漏极与晶体管N1的漏极连接；晶体管P2的栅极、晶体管N8的栅极、晶体管N22的栅极、晶体管N4的源极、晶体管N12的栅极、晶体管N13的漏极、晶体管N32的源极、晶体管P13的栅极和N21的栅极连接后，作为节点X4；
晶体管N1的源极、晶体管N10的漏极、晶体管N11的栅极、晶体管P8的栅极、晶体管N25的栅极、晶体管N16的栅极和晶体管N29的源极连接后，作为节点X1；
晶体管N9的栅极、晶体管N10的栅极、晶体管N2的源极、晶体管N11的漏极、晶体管P10的栅极、晶体管N26的栅极、晶体管N30的源极、晶体管P14的栅极和晶体管N20的栅极连接后，作为节点X2；
晶体管N10的源极与晶体管N22的漏极连接；
晶体管N7至N9的源极、晶体管N16至N18的源极和晶体管N22至N27的源极均与电源地连接；
晶体管P4的漏极与晶体管N2的漏极连接，晶体管P4的栅极、晶体管N23的栅极、晶体管N5的源极、晶体管N14的漏极、晶体管N15的栅极、晶体管N18的栅极和晶体管N33的源极连接后，作为节点X5；
晶体管N11的源极与晶体管N23的漏极连接；
晶体管P6的漏极与晶体管N3的漏极连接；晶体管P6的栅极、晶体管N24的栅极、晶体管N7的栅极、晶体管N6的源极、晶体管N14的栅极、晶体管N15的漏极和晶体管N34的源极连接后，作为节点X6；
晶体管N3的源极、晶体管N13的栅极、晶体管N12的漏极、晶体管P12的栅极、晶体管N27的栅极、晶体管N17的栅极和晶体管N31的源极连接后，作为节点X3；
晶体管N12的源极与晶体管N24的漏极连接；
晶体管P8的漏极与晶体管N4的漏极连接；晶体管N13的源极与晶体管N25的漏极连接；
晶体管P10的漏极与晶体管N5的漏极连接；晶体管N14的源极与晶体管N26的漏极连接；
晶体管P12的漏极与晶体管N6的漏极连接；晶体管N15的源极与晶体管N27的漏极连接；
晶体管P13的源极接电源正极，晶体管P13的漏极与晶体管P14的源极连接，晶体管P14的漏极与晶体管P15的源极连接，晶体管N19的源极与晶体管N20的漏极连接，晶体管N20的源极与晶体管N21的漏极连接，晶体管N21的源极接电源地。
2.根据权利要求1所述的面向高频电路应用的抗三节点翻转D锁存器，其特征在于，时钟信号CLK为低电平“0”时，锁存器锁存；时钟信号CLK为高电平“1”时，锁存器导通。
3.根据权利要求1所述的面向高频电路应用的抗三节点翻转D锁存器，其特征在于，当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X6、X7和X8；
当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X7和X8。
4.根据权利要求1所述的面向高频电路应用的抗三节点翻转D锁存器，其特征在于，包括正常工作状态和容错工作状态。
5.根据权利要求4所述的面向高频电路应用的抗三节点翻转D锁存器，其特征在于，正常工作状态包括如下情况：
情况一：假设输入信号D＝1，则输入信号DN＝0；
(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，此时，NMOS晶体管N29至N34均打开，NMOS晶体管N1、N3、N5、N11、N13、N15、N16、N17、N18、N23、N25和N27均打开，NMOS晶体管N2、N4、N6、N7、N8、N9、N10、N12、N14、N22、N24和N26均关闭；PMOS晶体管P1、P2、P5、P6、P9和P10均打开，而PMOS晶体管P3、P4、P7、P8、P11和P12均关闭，这将导致节点X1＝X3＝X5＝X8＝1，X2＝X4＝X6＝X7＝0，此时，NMOS晶体管N28和PMOS晶体管P16被打开，且PMOS晶体管P13和P14也被打开，而NMOS晶体管N20和N21被关闭，由于NMOS晶体管N19和PMOS晶体管P15被关闭，所以输出信号Q＝1；
(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N28至N34和PMOS管P16被关闭，PMOS晶体管P15将打开，这时输出信号Q的输出端将直接通过导通的PMOS晶体管P13至P15连接到电源正极，由于锁存器内部锁存，锁存器输出端输出的信号Q＝1将一直锁存，且不受输入信号D变化的影响；
情况二：假设输入信号D＝0，则输入信号DN＝1；
(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，此时，NMOS晶体管N29至N34均打开，NMOS晶体管N2、N4、N6、N7、N8、N9、N10、N12、N14、N22、N24和N26均打开，NMOS晶体管N1、N3、N5、N11、N13、N15、N16、N17、N18、N23、N25和N27均关闭；PMOS晶体管P3、P4、P7、P8、P11和P12打开，而PMOS晶体管P1、P2、P5、P6、P9和P10关闭，这将导致节点X1＝X3＝X5＝X8＝0，X2＝X4＝X6＝X7＝1，此时，NMOS晶体管N28和PMOS晶体管P16被打开，且NMOS晶体管N20和N21被打开，而PMOS晶体管P13和P14被关闭，由于NMOS晶体管N19和PMOS晶体管P15被关闭，所以输出信号Q＝0；
(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N28至N34和PMOS管P16被关闭，NMOS晶体管N19将打开，这时输出信号Q的输出端将直接通过导通的NMOS晶体管N19至N21连接到电源地，由于锁存器内部锁存，锁存器输出端输出的信号Q＝0将一直锁存，且不受输入信号D变化的影响。
6.根据权利要求4所述的面向高频电路应用的抗三节点翻转D锁存器，其特征在于，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：
情况一：当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X6、X7和X8；上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X1、X3、X5可将上述发生翻转的三个敏感节点恢复至各自原来的状态；
情况二：当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X7和X8；上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X2、X4、X6可将上述发生翻转的三个敏感节点恢复至各自原来的状态。
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