CN111162770A - 抗三节点翻转的高速d锁存器 - Google Patents

Abstract

抗三节点翻转的高速D锁存器，属于集成电路可靠性中的抗核加固领域。解决了传统的抗三个节点翻转的D锁存器需要耗费较多硬件、功耗高、系统庞大及系统稳定性差的问题。本发明包括28个NMOS晶体管N1至N28和16个PMOS晶体管P1至P16，只需要很少的晶体管，实现对三个节点翻转的容错，有效的降低了面积和功耗开销，整个系统结构简单，稳定性强；同时，输入信号D的信息可以直接通过晶体管P16和N28来传输到输出锁存节点Q，极大的降低了传输时间。本发明主要应用于集成电路中。

Description

抗三节点翻转的高速D锁存器

技术领域

本发明属于集成电路可靠性中的抗核加固领域。

背景技术

宇宙高能粒子引发的单粒子翻转是造成存储元件产生软错误的主要因素。集成电路技术的飞速发展使得晶体管尺寸更加小巧、工作电压愈加低，导致每个节点上存储的电荷更少，而电路的工作频率却不断增加。晶体管本身结构上的这些变化因素加剧了软错误，并成为影响电路可靠性的主要因素。

粒子入射轨迹上的电子－空穴对就会被电极收集，从而形成瞬时电流。当不存在电场时，电离的电子－空穴对不会对电路的正常工作产生影响。如果发生在存储元件中，晶体管漏极与衬底之间的电荷漂移将导致存储元件的正常逻辑状态发生改变，从而发生单粒子翻转，主要表现为某一个节点的数据位发生翻转，而在较坏的情况下可能会导致某两个节点的数据位发生翻转。另一方面，上述情形如果发生在组合电路块中，较大的瞬时电流可能会使逻辑门的输出电压发生瞬态的变化，从而发生单粒子瞬态，在逻辑门的输出端表现为瞬时的SET脉冲，而在较坏的情况下可能会在多个逻辑门的输出端产生瞬时的脉冲。关于容忍单粒子效应的集成电路抗辐射加固技术，国内外已经提出了很多方案。但许多设计仍然会因为受到高能量粒子轰击而引发软错误，不适用于高可靠系统。

传统的抗三个节点翻转的D锁存器需要100个以上的晶体管，并且需要经过多个反相器、施密特等结构才能完成输入到输出的传输，因此，需要极大的面积、大的功耗和延迟；同时，传统的抗三个节点翻转的D锁存器均是复制多个电路才能实现抗三个节点翻转的功能，导致其敏感节点成倍的增加，即：复制几份电路，敏感节点增加几倍。而越多的敏感节点将会导致更高被辐射粒子轰击的概率，从而影响系统的稳定性。因此，以上问题亟需解决。

发明内容

本发明是为了解决传统的抗三个节点翻转的D锁存器需要耗费较多硬件、功耗高、系统庞大及系统稳定性差的问题，本发明提供了一种抗三节点翻转的高速D锁存器。

抗三节点翻转的高速D锁存器，包括28个NMOS晶体管N1至N28和16个PMOS 晶体管P1至P16；

晶体管P16的源极、晶体管N28的漏极、晶体管N22的漏极、晶体管N24的漏极和晶体管N26的漏极连接后，作为锁存器的输入信号D的输入端；

晶体管N23的漏极、晶体管N25的漏极、晶体管N27的漏极连接后，作为锁存器的输入信号DN的输入端，且输入信号D和输入信号DN相反；

晶体管N22至N28的栅极和晶体管P15的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管P16的栅极和晶体管N19的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLK与时钟信号CLKN相反；

晶体管P16的漏极、晶体管N28的源极、晶体管P15的漏极和晶体管N19的漏极连接后，作为锁存器输出信号Q的输出端，同时，还作为节点Q；

晶体管P1的源极、晶体管P3的源极、晶体管P5的源极、晶体管P7的源极、晶体管P9的源极和晶体管P11的源极均与电源的正极连接；

晶体管P1的栅极、晶体管P3的漏极、晶体管P4的源极、晶体管N2的栅极、晶体管P5的栅极、晶体管P7的漏极、晶体管P8的源极、晶体管N4的栅极、晶体管P9的栅极、晶体管P11的漏极、晶体管P12的源极、晶体管N6的栅极、晶体管N16的漏极、晶体管N17的漏极和晶体管N18的漏极连接后，作为节点X7；

晶体管P1的漏极、晶体管P2的源极、晶体管N1的栅极、晶体管N7至N9的漏极、晶体管P3的栅极、晶体管P5的漏极、晶体管P6的源极、晶体管N3的栅极、晶体管P7 的栅极、晶体管P9的漏极、晶体管P10的源极、晶体管N5的栅极和晶体管P11的栅极连接后，作为节点X8；

晶体管P2的漏极与晶体管N1的漏极连接；晶体管P2的栅极、晶体管N7的栅极、晶体管N6的源极、晶体管N14的栅极、晶体管N15的漏极和晶体管N27的源极连接后，作为节点X6；

晶体管N1的源极、晶体管N10的漏极、晶体管N15的栅极、晶体管N16的栅极、晶体管N22的源极和晶体管P4的栅极连接后，作为节点X1；

晶体管N9的栅极、晶体管N10的栅极、晶体管N2的源极、晶体管N11的漏极、晶体管N23的源极、晶体管P14的栅极、晶体管N20的栅极和晶体管P6的栅极连接后，作为节点X2；

晶体管N7至N18的源极均与电源地连接；

晶体管P4的漏极与晶体管N2的漏极连接；

晶体管P6的漏极与晶体管N3的漏极连接；晶体管N3的源极、晶体管N11的栅极、晶体管N12的漏极、晶体管P8的栅极、晶体管N17的栅极和晶体管N24的源极连接后，作为节点X3；

晶体管N12的栅极、晶体管N4的源极、晶体管N13的漏极、晶体管P10的栅极、晶体管N8的栅极、晶体管N25的源极、晶体管P13的栅极和晶体管N21的栅极连接后，作为节点X4；

晶体管P8的漏极与晶体管N4的漏极连接；

晶体管P10的漏极与晶体管N5的漏极连接；晶体管N5的源极、晶体管N13的栅极、晶体管N14的漏极、晶体管P12的栅极、晶体管N18的栅极和晶体管N26的源极连接后，作为节点X5；

晶体管P12的漏极与晶体管N6的漏极连接；

晶体管P13的源极接电源正极，晶体管P13的漏极与晶体管P14的源极连接，晶体管P14的漏极与晶体管P15的源极连接，晶体管N19的源极与晶体管N20的漏极连接，晶体管N20的源极与晶体管N21的漏极连接，晶体管N21的源极接电源地。

优选的是，时钟信号CLK为低电平“0”时，锁存器锁存；时钟信号CLK为高电平“1”时，锁存器导通。

优选的是，当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X6、X7和X8；

当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X7和X8。

优选的是，所述的抗三节点翻转的高速D锁存器，包括正常工作状态和容错工作状态。

优选的是，正常工作状态包括如下情况：

情况一：假设输入信号D＝1，则输入信号DN＝0；

(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，此时，NMOS晶体管N22 至N27、及NMOS晶体管N1、N3、N5、N11、N13、N15、N16、N17和N18均打开， NMOS晶体管N2、N4、N6、N7、N8、N9、N10、N12和N14均关闭，PMOS晶体管P1、 P2、P5、P6、P9和P10均打开，而PMOS晶体管P3、P4、P7、P8、P11和P12均关闭，这将导致节点X1＝X3＝X5＝X8＝1，X2＝X4＝X6＝X7＝0，此时NMOS晶体管N28和PMOS 晶体管P16均打开，且PMOS晶体管P13和P14也均打开，而NMOS晶体管N20和N21 被关闭，由于NMOS晶体管N19和PMOS晶体管P15也被关闭，所以输出信号Q＝1；

(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N22 至N28和PMOS晶体管P16均关闭，PMOS晶体管P15将打开，这时输出信号Q的输出端将直接通过导通的PMOS晶体管P13至P15连接到电源正极，由于锁存器内部锁存，锁存器输出端输出的信号Q＝1将一直锁存，且不受输入信号D变化的影响；

情况二：假设输入信号D＝0，则输入信号DN＝1；

(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，此时，NMOS晶体管N22 至N27、及NMOS晶体管N2、N4、N6、N7、N8、N9、N10、N12和N14均打开，NMOS 晶体管N1、N3、N5、N11、N13、N15、N16、N17和N18均关闭，PMOS晶体管P3、 P4、P7、P8、P11和P12均打开，而PMOS晶体管P1、P2、P5、P6、P9和P10均关闭，这将导致节点X1＝X3＝X5＝X8＝0，X2＝X4＝X6＝X7＝1，此时，NMOS晶体管N28和PMOS 晶体管P16被打开，且NMOS晶体管N20和N21也被打开，而PMOS晶体管P13和P14 被关闭，由于NMOS晶体管N19和PMOS晶体管P15被关闭，所以输出信号Q＝0；

(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N22 至N28和PMOS管P16均关闭、NMOS晶体管N19将打开，这时输出信号Q的输出端将直接通过导通的NMOS晶体管N19至N21连接到电源地，由于锁存器内部锁存，锁存器输出端输出的信号Q＝0将一直锁存，且不受输入信号D变化的影响。

优选的是，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X6、X7和X8；上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X1、X3、X5可将上述发生翻转的三个敏感节点恢复至各自原来的状态；

情况二：当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X7和X8；上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X2、X4、X6可将上述发生翻转的三个敏感节点恢复至各自原来的状态。

原理分析：

容错工作状态与锁存器的输入信号D的具体输入值无关，容错工作状态发生在锁存器锁存状态，与锁存器内部各节点锁存的数据有关，本发明所述抗三节点翻转的高速D锁存器容错工作状态分析如下：当时钟信号CLK＝0，CLKN＝1，9个内部节点 X1＝X3＝X5＝X8＝1，X2＝X4＝X6＝X7＝0，Q＝1，此时该锁存器的内部敏感节点有5个，为 X1、X3、X5、X7、X8，上述5个敏感节点中的任意三个节点发生翻转时的具体情形如下：

1、当节点X1、X3和X5被翻转到0的时候，PMOS晶体管P4、P8、P12被打开， NMOS晶体管N11、N13、N15～N18被关闭，但是，由于剩余节点的电压没有发生改变，所以P1、P2、N1、P5、P6、N3、P9、P10和N5依旧打开，因此，翻转的三个节点可以被恢复。

2、当节点X1、X3和X7被翻转的时候，PMOS晶体管P4，P8被打开，NMOS晶体管N11、N15～N17被关闭，PMOS晶体管P1、P5、P9被暂时关闭，NMOS管N2、N4、 N6被暂时打开，但是，由于节点X5依旧是1，所以NMOS管N18将打开，恢复节点 X7为0。因此，PMOS晶体管P1、P5、P9重新恢复开启，NMOS管N2、N4、N6重新恢复关闭。节点X1和X3可以通过导通的P1、P2、N1、P5、P6和N3来恢复。

3、当节点X1、X3和X8被翻转的时候，PMOS晶体管P4、P8被打开，NMOS晶体管N11、N15～N17被关闭，PMOS晶体管P3、P7、P11被暂时开启，NMOS管N1、N3、 N5被暂时关闭，但是，由于节点X5依旧是1，所以NMOS管N18将打开，恢复节点 X8为1。因此，PMOS晶体管P3、P7、P11重新恢复关闭，NMOS管N1、N3、N5重新恢复开启。节点X1和X3可以通过导通的P1、P2、N1、P5、P6和N3来恢复。

4、当节点X1、X5和X7被翻转的时候，PMOS晶体管P4、P12被打开，NMOS晶体管N13、N15、N16和N18被关闭，PMOS晶体管P1、P5、P9被暂时关闭，NMOS管 N2、N4、N6被暂时打开，但是由于节点X3依旧是1，所以NMOS管N17将打开，恢复节点X7为0。因此，PMOS晶体管P1、P5、P9重新恢复开启，NMOS管N2、N4、N6 重新恢复关闭。节点X1和X5可以通过导通的P1、P2、N1、P9、P10和N5来恢复。

5、当节点X1、X5和X8被翻转的时候，PMOS晶体管P4、P12被打开，NMOS晶体管N13、N15、N17、N18被关闭，PMOS晶体管P3、P7、P11被暂时开启，NMOS管 N1、N3、N5被暂时关闭，但是由于节点X3依旧是1，所以NMOS管N17将打开，恢复节点X8为1。因此，PMOS晶体管P3、P7、P11重新恢复关闭，NMOS管N1、N3、N5 重新恢复开启。节点X1和X5可以通过导通的P1、P2、N1、P9、P10和N5来恢复。

6、当节点X1、X7和X8被翻转的时候，PMOS晶体管P4被打开，NMOS晶体管 N15、N16被关闭，PMOS晶体管P1、P5、P9被暂时关闭，NMOS管N2、N4、N6被暂时打开，PMOS晶体管P3、P7、P11被暂时开启，NMOS管N1、N3、N5被暂时关闭，但是由于节点X3、X5依旧是1，所以NMOS管N17、N18将打开，恢复节点X7和X8。然后，X1节点通过导通的P1、P2和N1来恢复。

7、当节点X3、X5和X7被翻转的时候，PMOS晶体管P8、P12被打开，NMOS晶体管N11、N13、N17、N18被关闭，PMOS晶体管P1、P5、P9被暂时关闭，NMOS管 N2、N4、N6被暂时打开，但是由于节点X1依旧是1，所以NMOS管N16将打开，恢复节点X7为0。因此，PMOS晶体管P1、P5、P9重新恢复开启、NMOS管N2、N4、N6 重新恢复关闭。节点X3和X5可以通过导通的P5、P6、N3、P9、P10和N5来恢复。

8、当节点X3、X5和X8被翻转的时候，PMOS晶体管P8、P12被打开，NMOS晶体管N11、N13、N17、N18被关闭，PMOS晶体管P3、P7、P11被暂时开启，NMOS管 N1、N3、N5被暂时关闭，但是由于节点X1依旧是1，所以NMOS管N16将打开，恢复节点X8为1。因此，PMOS晶体管P3、P7、P11重新恢复关闭，NMOS管N1、N3、N5 重新恢复开启。节点X3和X5可以通过导通的P5、P6、N3、P9、P10和N5来恢复。

9、当节点X3、X7和X8被翻转的时候，PMOS晶体管P8被打开，NMOS晶体管 N11、N17被关闭，PMOS晶体管P1、P5、P9被暂时关闭，NMOS管N2、N4、N6被暂时打开，PMOS晶体管P3、P7、P11被暂时开启，NMOS管N1、N3、N5被暂时关闭，但是由于节点X1、X5依旧是1，所以NMOS管N16、N18将打开，恢复节点X7和X8。然后，X3节点通过导通的P5、P6和N3来恢复。

10、当节点X5、X7和X8被翻转的时候，PMOS晶体管P12被打开，NMOS晶体管 N13、N18被关闭，PMOS晶体管P1、P5、P9被暂时关闭，NMOS管N2、N4、N6被暂时打开，PMOS晶体管P3、P7、P11被暂时开启，NMOS管N1、N3、N5被暂时关闭，但是由于节点X1、X3依旧是1，所以NMOS管N16、N17将打开，恢复节点X7和X8。然后，X5节点通过导通的P9、P10和N5来恢复。

本发明带来的有益效果是，本发明构造的锁存器是基于辐射翻转的物理机制来实现的，降低70％的敏感节点数，只需要很少的晶体管(44个晶体管)，就可以实现对三个节点翻转的容错，有效的降低了面积和功耗开销，整个系统结构简单，稳定性强；同时，输入信号D的信息可以直接通过晶体管P16和N28来传输到输出锁存节点Q，因此，极大的降低了传输时间。

但是，该电路的部分节点具有阈值电压的降低，但使用了其它降低功耗的技术如堆栈技术，例如：使用堆栈技术的地方为晶体管P1、P2、N1、N10，晶体管P3、P4、N2、N11，晶体管P5、P6、N3、N12，晶体管P7、P8、N4、N13，晶体管P9、P10、N5、N14，晶体管P11、P12、N6、N15，晶体管P13、P14、P15、N19、N20、N21都进行了串联堆栈式构造，这样可有效降低漏电功耗。因此，该电路的功耗将保持在较低功耗下。

附图说明

图1为本发明所述的抗三节点翻转的高速D锁存器的原理示意图；

图2为本发明所述的抗三节点翻转的高速D锁存器的仿真图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

参见图1说明本实施方式，本实施方式所述的抗三节点翻转的高速D锁存器，包括28个NMOS晶体管N1至N28和16个PMOS晶体管P1至P16；

晶体管P16的源极、晶体管N28的漏极、晶体管N22的漏极、晶体管N24的漏极和晶体管N26的漏极连接后，作为锁存器的输入信号D的输入端；

晶体管N23的漏极、晶体管N25的漏极、晶体管N27的漏极连接后，作为锁存器的输入信号DN的输入端，且输入信号D和输入信号DN相反；

晶体管N22至N28的栅极和晶体管P15的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管P16的栅极和晶体管N19的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLK与时钟信号CLKN相反；

晶体管P16的漏极、晶体管N28的源极、晶体管P15的漏极和晶体管N19的漏极连接后，作为锁存器输出信号Q的输出端，同时，还作为节点Q；

晶体管P1的源极、晶体管P3的源极、晶体管P5的源极、晶体管P7的源极、晶体管P9的源极和晶体管P11的源极均与电源的正极连接；

晶体管P1的栅极、晶体管P3的漏极、晶体管P4的源极、晶体管N2的栅极、晶体管P5的栅极、晶体管P7的漏极、晶体管P8的源极、晶体管N4的栅极、晶体管P9的栅极、晶体管P11的漏极、晶体管P12的源极、晶体管N6的栅极、晶体管N16的漏极、晶体管N17的漏极和晶体管N18的漏极连接后，作为节点X7；

晶体管P1的漏极、晶体管P2的源极、晶体管N1的栅极、晶体管N7至N9的漏极、晶体管P3的栅极、晶体管P5的漏极、晶体管P6的源极、晶体管N3的栅极、晶体管P7 的栅极、晶体管P9的漏极、晶体管P10的源极、晶体管N5的栅极和晶体管P11的栅极连接后，作为节点X8；

晶体管P2的漏极与晶体管N1的漏极连接；晶体管P2的栅极、晶体管N7的栅极、晶体管N6的源极、晶体管N14的栅极、晶体管N15的漏极和晶体管N27的源极连接后，作为节点X6；

晶体管N1的源极、晶体管N10的漏极、晶体管N15的栅极、晶体管N16的栅极、晶体管N22的源极和晶体管P4的栅极连接后，作为节点X1；

晶体管N9的栅极、晶体管N10的栅极、晶体管N2的源极、晶体管N11的漏极、晶体管N23的源极、晶体管P14的栅极、晶体管N20的栅极和晶体管P6的栅极连接后，作为节点X2；

晶体管N7至N18的源极均与电源地连接；

晶体管P4的漏极与晶体管N2的漏极连接；

晶体管P6的漏极与晶体管N3的漏极连接；晶体管N3的源极、晶体管N11的栅极、晶体管N12的漏极、晶体管P8的栅极、晶体管N17的栅极和晶体管N24的源极连接后，作为节点X3；

晶体管N12的栅极、晶体管N4的源极、晶体管N13的漏极、晶体管P10的栅极、晶体管N8的栅极、晶体管N25的源极、晶体管P13的栅极和晶体管N21的栅极连接后，作为节点X4；

晶体管P8的漏极与晶体管N4的漏极连接；

晶体管P10的漏极与晶体管N5的漏极连接；晶体管N5的源极、晶体管N13的栅极、晶体管N14的漏极、晶体管P12的栅极、晶体管N18的栅极和晶体管N26的源极连接后，作为节点X5；

晶体管P12的漏极与晶体管N6的漏极连接；

晶体管P13的源极接电源正极，晶体管P13的漏极与晶体管P14的源极连接，晶体管P14的漏极与晶体管P15的源极连接，晶体管N19的源极与晶体管N20的漏极连接，晶体管N20的源极与晶体管N21的漏极连接，晶体管N21的源极接电源地。

本发明构造的锁存器是基于辐射翻转的物理机制来实现的，降低70％的敏感节点数，只需要很少的晶体管(44个晶体管)，就可以实现对三个节点翻转的容错，有效的降低了面积和功耗开销；同时，输入信号D的信息可以直接通过晶体管P16和N28来传输到输出锁存节点Q，因此，极大的降低了传输时间。虽然该电路的部分节点具有阈值电压的降低，但由于使用了其它降低功耗的技术如堆栈技术，因此，该电路的功耗略仍然保持在较低功耗下，也适合在低功耗下使用。

进一步的，时钟信号CLK为低电平“0”时，锁存器锁存；时钟信号CLK为高电平“1”时，锁存器导通。

更进一步的，虽然节点共有9个，为X1，X2，X3，X4，X5，X6，X7，X8，Q，但是根据锁存的值，其敏感节点将是5个，即：

当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X6、X7和X8；

当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X7和X8。

本优选实施方式中，锁存器锁存的具体数值与输入信号D的具体数值无关。

更进一步的，所述的抗三节点翻转的高速D锁存器，包括正常工作状态和容错工作状态。

更进一步的，正常工作状态包括如下情况：

情况一：假设输入信号D＝1，则输入信号DN＝0；

(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，此时，NMOS晶体管N22 至N27、及NMOS晶体管N1、N3、N5、N11、N13、N15、N16、N17和N18均打开， NMOS晶体管N2、N4、N6、N7、N8、N9、N10、N12和N14均关闭，PMOS晶体管P1、 P2、P5、P6、P9和P10均打开，而PMOS晶体管P3、P4、P7、P8、P11和P12均关闭，这将导致节点X1＝X3＝X5＝X8＝1，X2＝X4＝X6＝X7＝0，此时，NMOS晶体管N28和PMOS 晶体管P16均打开，且PMOS晶体管P13和P14也均打开，而NMOS晶体管N20和N21 被关闭，由于NMOS晶体管N19和PMOS晶体管P15也被关闭，所以输出信号Q＝1；

(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N22 至N28和PMOS晶体管P16均关闭，PMOS晶体管P15将打开，这时输出信号Q的输出端将直接通过导通的PMOS晶体管P13至P15连接到电源正极，由于锁存器内部锁存，锁存器输出端输出的信号Q＝1将一直锁存，且不受输入信号D变化的影响；

情况二：假设输入信号D＝0，则输入信号DN＝1；

(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，此时，NMOS晶体管N22 至N27、及NMOS晶体管N2、N4、N6、N7、N8、N9、N10、N12和N14均打开，NMOS 晶体管N1、N3、N5、N11、N13、N15、N16、N17和N18均关闭，PMOS晶体管P3、 P4、P7、P8、P11和P12均打开，而PMOS晶体管P1、P2、P5、P6、P9和P10均关闭，这将导致节点X1＝X3＝X5＝X8＝0，X2＝X4＝X6＝X7＝1，此时，NMOS晶体管N28和PMOS 晶体管P16被打开，且NMOS晶体管N20和N21也被打开，而PMOS晶体管P13和P14 被关闭，由于NMOS晶体管N19和PMOS晶体管P15被关闭，所以输出信号Q＝0；

(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N22 至N28和PMOS管P16均关闭、NMOS晶体管N19将打开，这时输出信号Q的输出端将直接通过导通的NMOS晶体管N19至N21连接到电源地，由于锁存器内部锁存，锁存器输出端输出的信号Q＝0将一直锁存，且不受输入信号D变化的影响。

更进一步的，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X6、X7和X8；上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X1、X3、X5可将上述发生翻转的三个敏感节点恢复至各自原来的状态；

情况二：当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X7和X8；上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X2、X4、X6可将上述发生翻转的三个敏感节点恢复至各自原来的状态。

图2显示了抗三节点翻转的高速D锁存器的仿真图。通过该仿真图，可知图2中，在每个时钟信号CLK＝1的时候，当输入信号D变化后，输出信号Q也跟着变化，即实现了Q＝D的功能，从而可以看出构造的锁存器的时序功能是正确的；在第二个时钟信号CLK＝0的时候，进行三节点故障注入，可以发现，在这些敏感节点中每三个节点的翻转都能被恢复，这就使得输出Q保持不变，从而可以看出构造的锁存器的容错功能是正确的。

虽然在本文中参照了特定的实施方式来描述本发明，但是应该理解的是，这些实施例仅仅是本发明的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多修改，并且可以设计出其它的布置，只要不偏离所附权利要求所限定的本发明的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其它所述实施例。

Claims (6)

1.抗三节点翻转的高速D锁存器，其特征在于，包括28个NMOS晶体管N1至N28和16个PMOS晶体管P1至P16；

晶体管P16的源极、晶体管N28的漏极、晶体管N22的漏极、晶体管N24的漏极和晶体管N26的漏极连接后，作为锁存器的输入信号D的输入端；

晶体管N23的漏极、晶体管N25的漏极、晶体管N27的漏极连接后，作为锁存器的输入信号DN的输入端，且输入信号D和输入信号DN相反；

晶体管N22至N28的栅极和晶体管P15的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管P16的栅极和晶体管N19的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLK与时钟信号CLKN相反；

晶体管P16的漏极、晶体管N28的源极、晶体管P15的漏极和晶体管N19的漏极连接后，作为锁存器输出信号Q的输出端，同时，还作为节点Q；

晶体管P1的源极、晶体管P3的源极、晶体管P5的源极、晶体管P7的源极、晶体管P9的源极和晶体管P11的源极均与电源的正极连接；

晶体管P1的栅极、晶体管P3的漏极、晶体管P4的源极、晶体管N2的栅极、晶体管P5的栅极、晶体管P7的漏极、晶体管P8的源极、晶体管N4的栅极、晶体管P9的栅极、晶体管P11的漏极、晶体管P12的源极、晶体管N6的栅极、晶体管N16的漏极、晶体管N17的漏极和晶体管N18的漏极连接后，作为节点X7；

晶体管P1的漏极、晶体管P2的源极、晶体管N1的栅极、晶体管N7至N9的漏极、晶体管P3的栅极、晶体管P5的漏极、晶体管P6的源极、晶体管N3的栅极、晶体管P7的栅极、晶体管P9的漏极、晶体管P10的源极、晶体管N5的栅极和晶体管P11的栅极连接后，作为节点X8；

晶体管P2的漏极与晶体管N1的漏极连接；晶体管P2的栅极、晶体管N7的栅极、晶体管N6的源极、晶体管N14的栅极、晶体管N15的漏极和晶体管N27的源极连接后，作为节点X6；

晶体管N1的源极、晶体管N10的漏极、晶体管N15的栅极、晶体管N16的栅极、晶体管N22的源极和晶体管P4的栅极连接后，作为节点X1；

晶体管N9的栅极、晶体管N10的栅极、晶体管N2的源极、晶体管N11的漏极、晶体管N23的源极、晶体管P14的栅极、晶体管N20的栅极和晶体管P6的栅极连接后，作为节点X2；

晶体管N7至N18的源极均与电源地连接；

晶体管P4的漏极与晶体管N2的漏极连接；

晶体管P6的漏极与晶体管N3的漏极连接；晶体管N3的源极、晶体管N11的栅极、晶体管N12的漏极、晶体管P8的栅极、晶体管N17的栅极和晶体管N24的源极连接后，作为节点X3；

晶体管N12的栅极、晶体管N4的源极、晶体管N13的漏极、晶体管P10的栅极、晶体管N8的栅极、晶体管N25的源极、晶体管P13的栅极和晶体管N21的栅极连接后，作为节点X4；

晶体管P8的漏极与晶体管N4的漏极连接；

晶体管P10的漏极与晶体管N5的漏极连接；晶体管N5的源极、晶体管N13的栅极、晶体管N14的漏极、晶体管P12的栅极、晶体管N18的栅极和晶体管N26的源极连接后，作为节点X5；

晶体管P12的漏极与晶体管N6的漏极连接；

晶体管P13的源极接电源正极，晶体管P13的漏极与晶体管P14的源极连接，晶体管P14的漏极与晶体管P15的源极连接，晶体管N19的源极与晶体管N20的漏极连接，晶体管N20的源极与晶体管N21的漏极连接，晶体管N21的源极接电源地。

2.根据权利要求1所述的抗三节点翻转的高速D锁存器，其特征在于，时钟信号CLK为低电平“0”时，锁存器锁存；时钟信号CLK为高电平“1”时，锁存器导通。

3.根据权利要求1所述的抗三节点翻转的高速D锁存器，其特征在于，当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X6、X7和X8；

当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X7和X8。

4.根据权利要求1所述的抗三节点翻转的高速D锁存器，其特征在于，包括正常工作状态和容错工作状态。

5.根据权利要求4所述的抗三节点翻转的高速D锁存器，其特征在于，正常工作状态包括如下情况：

情况一：假设输入信号D＝1，则输入信号DN＝0；

(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，此时，NMOS晶体管N22至N27、及NMOS晶体管N1、N3、N5、N11、N13、N15、N16、N17和N18均打开，NMOS晶体管N2、N4、N6、N7、N8、N9、N10、N12和N14均关闭，PMOS晶体管P1、P2、P5、P6、P9和P10均打开，而PMOS晶体管P3、P4、P7、P8、P11和P12均关闭，这将导致节点X1＝X3＝X5＝X8＝1，X2＝X4＝X6＝X7＝0，此时NMOS晶体管N28和PMOS晶体管P16均打开，且PMOS晶体管P13和P14也均打开，而NMOS晶体管N20和N21被关闭，由于NMOS晶体管N19和PMOS晶体管P15也被关闭，所以输出信号Q＝1；

(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N22至N28和PMOS晶体管P16均关闭，PMOS晶体管P15将打开，这时输出信号Q的输出端将直接通过导通的PMOS晶体管P13至P15连接到电源正极，由于锁存器内部锁存，锁存器输出端输出的信号Q＝1将一直锁存，且不受输入信号D变化的影响；

情况二：假设输入信号D＝0，则输入信号DN＝1；

(1)当CLK＝1，则CLKN＝0时，锁存器处于导通状态，此时，NMOS晶体管N22至N27、及NMOS晶体管N2、N4、N6、N7、N8、N9、N10、N12和N14均打开，NMOS晶体管N1、N3、N5、N11、N13、N15、N16、N17和N18均关闭，PMOS晶体管P3、P4、P7、P8、P11和P12均打开，而PMOS晶体管P1、P2、P5、P6、P9和P10均关闭，这将导致节点X1＝X3＝X5＝X8＝0，X2＝X4＝X6＝X7＝1，此时，NMOS晶体管N28和PMOS晶体管P16被打开，且NMOS晶体管N20和N21也被打开，而PMOS晶体管P13和P14被关闭，由于NMOS晶体管N19和PMOS晶体管P15被关闭，所以输出信号Q＝0；

(2)当CLK＝0，则CLKN＝1时，锁存器进入锁存状态，此时，NMOS晶体管N22至N28和PMOS管P16均关闭、NMOS晶体管N19将打开，这时输出信号Q的输出端将直接通过导通的NMOS晶体管N19至N21连接到电源地，由于锁存器内部锁存，锁存器输出端输出的信号Q＝0将一直锁存，且不受输入信号D变化的影响。

6.根据权利要求4所述的抗三节点翻转的高速D锁存器，其特征在于，容错工作状态发生在锁存器锁存过程中，容错工作状态包括如下情况：

情况一：当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X6、X7和X8；上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X1、X3、X5可将上述发生翻转的三个敏感节点恢复至各自原来的状态；

情况二：当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X7和X8；上述敏感节点中任意三个敏感节点发生翻转时，由于锁存器的锁存反馈机制并没有被完全破坏，因此，节点X2、X4、X6可将上述发生翻转的三个敏感节点恢复至各自原来的状态。

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