CN111211769B - 一种抗单粒子翻转的锁存器及数据触发器 - Google Patents

Abstract

本发明公开了一种抗单粒子翻转的锁存器和数据触发器，锁存器包括第一反相器、第二反相器、第三反相器、第一传输门、第二传输门、第一正反馈环、第二正反馈环和第一双输入反相器，第一正反馈环包括第一存储节点、第二存储节点、第一三输入反相器和第一时控反相器，第二正反馈环包括第三存储节点、第四存储节点、第二三输入反相器和第二时控反相器，数据触发器包括主锁存器和从锁存器；优点是任何一个存储节点发生单粒子翻转事件时，待事件结束后可以恢复原来存储的数据，并且任何两个不同电势的存储节点发生单粒子翻转事件时，同样也可以恢复原来存储的数据，且时序开销较小。

Description

一种抗单粒子翻转的锁存器及数据触发器

技术领域

本发明涉及一种锁存器，尤其是涉及一种抗单粒子翻转的锁存器及数据触发器。

背景技术

太空探索和航空航天技术是国家安全的重要支撑，是推动国家科技发展的核心技术之一。然而，人类的航空航天活动都离不开一个重要科学技术的支撑，那就是微电子技术。微电子技术是以大规模集成电路为核心的高新电子技术，是当今信息社会最重要、最基础的科学技术之一。但是，应用于航空航天领域的大规模集成电路与应用于其它领域的大规模集成电路有很大的不同。这是因为，采用大规模集成电路设计的航天空航天设备所工作的环境充斥着大量的辐射射线和高能粒子，当这些高能粒子射入大规模集成电路时，大规模集成电路中的各种电子元器件不可避免的受到高能粒子的辐射影响，产生各种形式的失效，导致整个电子元器件不能正常工作，甚至损坏电子元器件，致使大规模集成电路失效或者出错，严重影响航空航天设备的可靠运行。

单粒子翻转(Single Event Upset，SEU)是大规模集成电路受辐射效应的主要失效模式。它是一种软错误，表现为电路逻辑状态的翻转和存储数据的随机改变，而器件本身没有损坏，这种错误是随机的、不重现的以及可恢复的。软错误所需要的能量阈值较低，并且随着大规模集成电路特征尺寸的持续缩减还在不断的降低。特别是65nm工艺以下，大规模集成电路存储节点的节点电容越来越小，工作电压越来越低，能存储的电荷越来越少，更容易发生SEU现象。SEU现象经常发生在如锁存器、数据触发器(DFF)和静态随机存储器(Static Random Access Memory，SRAM)等的存储电路中。当高能粒子撞击存储电路的存储节点时，会发生电离现象，产生额外的电子－空穴对，这些电子－空穴对会被存储电路中晶体管的电极收集，产生一个电流脉冲，即单粒子瞬态事件(Single Event Transient，SET)，当存储节点处收集电荷大于存储节点的关键电荷时，存储节点的状态就会发生翻转，即发生SEU现象。

为了对锁存器和数据触发器等存储电路提供SEU保持，设计者们提出了各种抗SEU的电路结构。例如，2012年，作者B.Narasimham n等人，在杂志“IEEE Trans.NuclearScience”中发表“A hysteresis-based D-Flip-Flop design in 28nm CMOS forimproved SER hardness at low performance overhead”，文中基于DICE锁存器提出了一个迟滞DICE触发器，它的每组存储核心含有5个存储节点，每两个节点之间相互互锁，采用28nm工艺制造的迟滞DICE触发器，进行α粒子和中子辐射轰击，发现它的抗α粒子SEU与抗中子SEU分别比标准的数据触发器提高了14倍和3倍。2014年，作者T.Li.等人，在期刊“IEEETrans.Nuclear Science”中发表“A CMOS Triple Inter-Locked Latch for SEUInsensitivity Design”，文中也基于DICE锁存器提出了一个三互锁的TILL锁存器，它的存储核心含有三对互锁的存储节点，每两个节点交叉耦合形成反馈环，采用130nm CMOS工艺制造的TILL锁存器，能抵抗42MeV-cm2/mg的高能粒子能量，并且比DICE锁存器提高了24％的速度和降低了22％的功耗。2013年，作者M.Masuda等人，在期刊“IEEE Trans.NuclearScience”中发表“A 65nm low-power adaptive-coupling redundant flip-flop”，提出了一个BCDMR-ACFF触发器，它是基于C单元及双模冗余技术而改进的触发器结构。采用65nmCMOS工艺制造的BCDMR-ACFF触发器，能完全抑制电路的软错误现象，并具有1GHz的传播速度，但是它的面积比标准的静态触发器大3倍。

虽然上述TILL锁存器和两种触发器均能够有效抵抗SEU事件，但是，它们均只能在单个存储节点产生SEU现象时恢复原来的存储数据，无法在多个存储节点产生SEU现象时恢复原来的存储数据，并且时序开销较大。

发明内容

本发明所要解决的技术问题之一是提供一种可以在多个存储节点产生SEU现象时恢复原有存储数据，且时序开销较小的抗单粒子翻转的锁存器。

本发明解决上述技术问题之一所采用的技术方案为：一种抗单粒子翻转的锁存器，包括第一反相器、第二反相器、第三反相器、第一传输门、第二传输门、第一正反馈环、第二正反馈环和第一双输入反相器，所述的第一反相器、所述的第二反相器和所述的第三反相器分别具有输入端和输出端，所述的第一传输门和所述的第二传输门分别具有输入端、输出端、第一控制端和第二控制端，所述的第一正反馈环包括第一存储节点、第二存储节点、第一三输入反相器和第一时控反相器，所述的第一三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第一时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第二正反馈环包括第三存储节点、第四存储节点、第二三输入反相器和第二时控反相器，所述的第二三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第二时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第一反相器的输入端和所述的第二反相器的输入端连接且其连接端为所述的锁存器的输入端，用于接入输入数据，所述的第一反相器的输出端和所述的第一传输门的输入端连接，所述的第二反相器的输出端和所述的第二传输门的输入端连接，所述的第一传输门的第一控制端、所述的第二传输门的第一控制端、所述的第三反相器的输入端、所述的第一三输入反相器的第三输入端、所述的第二三输入反相器的第一输入端、所述的第一时控反相器的第一时钟端和所述的第二时控反相器的第一时钟端连接且其连接端为所述的锁存器的时钟端，用于接入时钟信号，所述的第三反相器的输出端、所述的第一传输门的第二控制端、所述的第二传输门的第二控制端、所述的第一时控反相器的第二时钟端和所述的第二时控反相器的第二时钟端连接，所述的第一传输门的输出端、所述的第一时控反相器的输入端、所述的第一三输入反相器的输出端和所述的第一双输入反相器的第一输入端分别与所述的第一存储节点连接，所述的第二传输门的输出端、所述的第二时控反相器的输入端、所述的第二三输入反相器的输出端和所述的第一双输入反相器的第二输入端分别与所述的第三存储节点连接，所述的第一时控反相器的输出端、所述的第一三输入反相器的第一输入端、所述的第二三输入反相器的第三输入端分别与所述的第二存储节点连接，所述的第二时控反相器的输出端、所述的第一三输入反相器的第二输入端、所述的第二三输入反相器的第二输入端分别与所述的第四存储节点连接，所述的第一双输入反相器的输出端为所述的锁存器的输出端；所述的第一传输门包括第一PMOS管和第一NMOS管，所述的第一PMOS管的栅极为所述的第一传输门的第一控制端，所述的第一NMOS管的栅极为所述的第一传输门的第二控制端，所述的第一PMOS管的源极和所述的第一NMOS管的源极连接且其连接端为所述的第一传输门的输入端，所述的第一PMOS管的漏极和所述的第一NMOS管的漏极连接且其连接端为所述的第一传输门的输出端，所述的第二传输门包括第二PMOS管和第二NMOS管，所述的第二PMOS管的栅极为所述的第二传输门的第一控制端，所述的第二NMOS管的栅极为所述的第二传输门的第二控制端，所述的第二PMOS管的源极和所述的第二NMOS管的源极连接且其连接端为所述的第二传输门的输入端，所述的第二PMOS管的漏极和所述的第二NMOS管的漏极连接且其连接端为所述的第二传输门的输出端；所述的第一三输入反相器包括第三PMOS管、第四PMOS管、第五PMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第四反相器，所述的第四反相器具有输入端和输出端，所述的第三PMOS管的源极接入电源，所述的第三PMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的第一三输入反相器的第一输入端，所述的第三PMOS管的漏极和所述的第四PMOS管的源极连接，所述的第四PMOS管的栅极和所述的第五NMOS管的栅极连接且其连接端为所述的第一三输入反相器的第二输入端，所述的第四PMOS管的漏极和所述的第五PMOS管的源极连接，所述的第五PMOS管的栅极和所述的第四反相器的输出端连接，所述的第五PMOS管的漏极和所述的第三NMOS管的漏极连接且其连接端为所述的第一三输入反相器的输出端，所述的第三NMOS管的栅极和所述的第四反相器的输入端连接且其连接端为所述的第一三输入反相器的第三输入端，所述的第三NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第四NMOS管的源极和所述的第五NMOS管的漏极连接，所述的第五NMOS管的源极接地；所述的第二三输入反相器的电路结构与所述的第一三输入反相器的电路结构相同；所述的第一双输入反相器包括第六PMOS管、第七PMOS管、第六NMOS管和第七NMOS管，所述的第六PMOS管的源极接入电源，所述的第六PMOS管的漏极和所述的第七PMOS管的源极连接，所述的第六PMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的第一双输入反相器的第一输入端，所述的第七PMOS管的栅极和所述的第七NMOS管的栅极连接且其连接端为所述的第一双输入反相器的第二输入端，所述的第七PMOS管的漏和所述的第六NMOS管的漏极连接且其连接端为所述的第一双输入反相器的输出端，所述的第六NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极接地；所述的第一时控反相器包括第八PMOS管、第九PMOS管、第八NMOS管和第九NMOS管，所述的第八PMOS管的源极接入电源，所述的第八PMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的第一时控反相器的输入端，所述的第八PMOS管的漏极和所述的第九PMOS管的源极连接，所述的第九PMOS管的栅极为所述的第一时控反相器的第二时钟端，所述的第九PMOS管的漏极和所述的第八NMOS管的漏极连接，所述的第八NMOS管的源极和所述的第九NMOS管的漏极连接，所述的第九NMOS管的源极接地，所述的第八NMOS管的栅极为所述的第一时控反相器的第一时钟端；所述的第二时控反相器的电路结构与所述的第一时控反相器的电路结构相同。

与现有技术相比，本发明的锁存器的优点在于通过第一反相器、第二反相器、第三反相器、第一传输门、第二传输门、第一正反馈环、第二正反馈环和第一双输入反相器构建抗单粒子翻转的锁存器，锁存器的输入信号通过第一反相器和第二反相器，产生两个不同的电路内部输入，第一个内部输入通过第一传输门与第一存储节点相连，而第二个内部输入通过第二个传输门与第三存储节点相连；第一存储节点和第二个存储节点通过第一三输入反相器和第一时控反相器构成第一正反馈环，而第三存储节点和第四存储节点通过第二三输入反相器和第二时控反相器构成第二正反馈环；第一三输入反相器的上拉网络由堆叠的第三PMOS管、第四PMOS管和第五PMOS管构成，第三PMOS管、第四PMOS管和第五PMOS管分别由第一三输入反相器的两个输入端接入的信号和时钟信号的反相信号控制，而第一三输入反相器的的下拉网络由堆叠的第三NMOS管、第四NMOS管和第五NMOS管构成，第三NMOS管、第四NMOS管和第五NMOS管分别由第一三输入反相器的两个输入端接入的信号和时钟信号控制；第一三输入反相器的三个输入端分别与第二存储节点、第四存储节点和时钟信号相连，而输出端与第一存储节点相连；第二三输入反相器的三个输入端也分别与第二存储节点、第四存储节点和时钟相连，而输出端与第二三存储节点相连；第一个时控反相器的输入端与第一存储节点相连，输出端与第二存储节点相连，而第二时控反相器的输入端与第三存储节点相连，输出端与第四存储节点相连；第一存储节点和第三存储节点与第一双输入反相器的第一输入端和第二输入端一一对应相连，第一双输入反相器的输出端为整个锁存器的输出端，第一双输入反相器的上拉网络由堆叠的第六PMOS管和第七PMOS管组成，下拉网络由堆叠的第六NMOS管和第七NMOS管组成，且第六PMOS管和第六NMOS管由第一存储节点控制，而第七PMOS管和第七NMOS管由第三存储节点控制，在执行数据传输时，第一传输门和第二传输门打开，第一三输入反相器、第二三输入反相器、第一时控反相器和第二时控反相器均都处于关闭状态，输入数据从锁存器的输入端分别经第一反相器、第二反相器、第一传输门、第二传输门和第一双输入反相器后传输到锁存器的输出端，生成输出数据输出，在执行数据保持时，第一传输门和第二传输门关闭，第一三输入反相器、第二三输入反相器、第一时控反相器和第二时控反相器均都处于打开状态，第一存储节点、第二存储节点、第三存储节点和第四存储节点通过第一正反馈环和第二正反馈环相互互锁，进行数据保持，此时如果锁存器的第一存储节点、第二存储节点、第三存储节点和第四存储节点中的任何一个发生单粒子翻转事件时，由于其它三个存储节点的数据未破坏，待单粒子翻转事件结束后，受SEU干扰的存储节点可以恢复原来存储的数据；当锁存器第一存储节点、第二存储节点、第三存储节点和第四存储节点中的任何两个不同电势的存储节点发生单粒子翻转事件时，由于还存在其它不同电位的两个存储节点的数据尚未破坏，则待单粒子翻转事件结束，受SEU干扰的两个存储节点同样也可以恢复原来存储的数据，由此本发明的锁存器的任何一个存储节点发生单粒子翻转事件时，待事件结束后可以恢复原来存储的数据，并且任何两个不同电势的存储节点发生单粒子翻转事件时，同样也可以恢复原来存储的数据，时序开销较小。

本发明所要解决的技术问题之二是提供一种可以在多个存储节点产生SEU现象时恢复原有存储数据的抗单粒子翻转，且时序开销较小的数据触发器。

本发明解决上述技术问题之二所采用的技术方案为：一种抗单粒子翻转的数据触发器，包括主锁存器和从锁存器，所述的主锁存器包括第一反相器、第二反相器、第三反相器、第一传输门、第二传输门、第一正反馈环、第二正反馈环和第一双输入反相器，所述的第一反相器、所述的第二反相器和所述的第三反相器分别具有输入端和输出端，所述的第一传输门和所述的第二传输门分别具有输入端、输出端、第一控制端和第二控制端，所述的第一正反馈环包括第一存储节点、第二存储节点、第一三输入反相器和第一时控反相器，所述的第一三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第一时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第二正反馈环包括第三存储节点、第四存储节点、第二三输入反相器和第二时控反相器，所述的第二三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第二时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第一反相器的输入端和所述的第二反相器的输入端连接且其连接端为所述的主锁存器的输入端，所述的第一反相器的输出端和所述的第一传输门的输入端连接，所述的第二反相器的输出端和所述的第二传输门的输入端连接，所述的第一传输门的第一控制端、所述的第二传输门的第一控制端、所述的第三反相器的输入端、所述的第一三输入反相器的第三输入端、所述的第二三输入反相器的第一输入端、所述的第一时控反相器的第一时钟端和所述的第二时控反相器的第一时钟端连接且其连接端为所述的主锁存器的时钟端，所述的第三反相器的输出端、所述的第一传输门的第二控制端、所述的第二传输门的第二控制端、所述的第一时控反相器的第二时钟端和所述的第二时控反相器的第二时钟端连接，所述的第一传输门的输出端、所述的第一时控反相器的输入端、所述的第一三输入反相器的输出端和所述的第一双输入反相器的第一输入端分别与所述的第一存储节点连接，所述的第二传输门的输出端、所述的第二时控反相器的输入端、所述的第二三输入反相器的输出端和所述的第一双输入反相器的第二输入端分别与所述的第三存储节点连接，所述的第一时控反相器的输出端、所述的第一三输入反相器的第一输入端、所述的第二三输入反相器的第三输入端分别与所述的第二存储节点连接，所述的第二时控反相器的输出端、所述的第一三输入反相器的第二输入端、所述的第二三输入反相器的第二输入端分别与所述的第四存储节点连接，所述的第一双输入反相器的输出端为所述的主锁存器的输出端；所述的第一传输门包括第一PMOS管和第一NMOS管，所述的第一PMOS管的栅极为所述的第一传输门的第一控制端，所述的第一NMOS管的栅极为所述的第一传输门的第二控制端，所述的第一PMOS管的源极和所述的第一NMOS管的源极连接且其连接端为所述的第一传输门的输入端，所述的第一PMOS管的漏极和所述的第一NMOS管的漏极连接且其连接端为所述的第一传输门的输出端，所述的第二传输门包括第二PMOS管和第二NMOS管，所述的第二PMOS管的栅极为所述的第二传输门的第一控制端，所述的第二NMOS管的栅极为所述的第二传输门的第二控制端，所述的第二PMOS管的源极和所述的第二NMOS管的源极连接且其连接端为所述的第二传输门的输入端，所述的第二PMOS管的漏极和所述的第二NMOS管的漏极连接且其连接端为所述的第二传输门的输出端；所述的第一三输入反相器包括第三PMOS管、第四PMOS管、第五PMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第四反相器，所述的第四反相器具有输入端和输出端，所述的第三PMOS管的源极接入电源，所述的第三PMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的第一三输入反相器的第一输入端，所述的第三PMOS管的漏极和所述的第四PMOS管的源极连接，所述的第四PMOS管的栅极和所述的第五NMOS管的栅极连接且其连接端为所述的第一三输入反相器的第二输入端，所述的第四PMOS管的漏极和所述的第五PMOS管的源极连接，所述的第五PMOS管的栅极和所述的第四反相器的输出端连接，所述的第五PMOS管的漏极和所述的第三NMOS管的漏极连接且其连接端为所述的第一三输入反相器的输出端，所述的第三NMOS管的栅极和所述的第四反相器的输入端连接且其连接端为所述的第一三输入反相器的第三输入端，所述的第三NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第四NMOS管的源极和所述的第五NMOS管的漏极连接，所述的第五NMOS管的源极接地；所述的第二三输入反相器的电路结构与所述的第一三输入反相器的电路结构相同；所述的第一双输入反相器包括第六PMOS管、第七PMOS管、第六NMOS管和第七NMOS管，所述的第六PMOS管的源极接入电源，所述的第六PMOS管的漏极和所述的第七PMOS管的源极连接，所述的第六PMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的第一双输入反相器的第一输入端，所述的第七PMOS管的栅极和所述的第七NMOS管的栅极连接且其连接端为所述的第一双输入反相器的第二输入端，所述的第七PMOS管的漏和所述的第六NMOS管的漏极连接且其连接端为所述的第一双输入反相器的输出端，所述的第六NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极接地；所述的第一时控反相器包括第八PMOS管、第九PMOS管、第八NMOS管和第九NMOS管，所述的第八PMOS管的源极接入电源，所述的第八PMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的第一时控反相器的输入端，所述的第八PMOS管的漏极和所述的第九PMOS管的源极连接，所述的第九PMOS管的栅极为所述的第一时控反相器的第二时钟端，所述的第九PMOS管的漏极和所述的第八NMOS管的漏极连接，所述的第八NMOS管的源极和所述的第九NMOS管的漏极连接，所述的第九NMOS管的源极接地，所述的第八NMOS管的栅极为所述的第一时控反相器的第一时钟端；所述的第二时控反相器的电路结构与所述的第一时控反相器的电路结构相同；所述的从锁存器包括第五反相器、第三传输门、第四传输门、第三正反馈环、第四正反馈环和第二双输入反相器，所述的第五反相器具有输入端和输出端，所述的第三传输门和所述的第四传输门分别具有输入端、输出端、第一控制端和第二控制端，所述的第三正反馈环包括第五存储节点、第六存储节点、第三三输入反相器和第三时控反相器，所述的第三三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第三时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第四正反馈环包括第七存储节点、第八存储节点、第四三输入反相器和第四时控反相器，所述的第四三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第四时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第三传输门的输入端和所述的第四传输门的输入端连接且其连接端为所述的从锁存器的输入端，所述的第三传输门的第一控制端、所述的第四传输门的第一控制端、所述的第三三输入反相器的第三输入端、所述的第四三输入反相器的第一输入端、所述的第三时控反相器的第一时钟端和所述的第四时控反相器的第一时钟端连接且其连接端为所述的从锁存器的反相时钟端，所述的第三传输门的第二控制端、所述的第四传输门的第二控制端、所述的第三时控反相器的第二时钟端和所述的第四时控反相器的第二时钟端连接且其连接端为所述的从锁存器的时钟端，所述的第三传输门的输出端、所述的第三时控反相器的输入端、所述的第三三输入反相器的输出端和所述的第二双输入反相器的第一输入端分别与所述的第五存储节点连接，所述的第四传输门的输出端、所述的第四时控反相器的输入端、所述的第四三输入反相器的输出端和所述的第二双输入反相器的第二输入端分别与所述的第七存储节点连接，所述的第三时控反相器的输出端、所述的第三三输入反相器的第一输入端、所述的第四三输入反相器的第三输入端分别与所述的第六存储节点连接，所述的第四时控反相器的输出端、所述的第三三输入反相器的第二输入端、所述的第四三输入反相器的第二输入端分别与所述的第八存储节点连接，所述的第二双输入反相器的输出端和所述的第五反相器的输入端连接，所述的第五反相器的输出端为所述的从锁存器的输出端；所述的第三传输门包括第十PMOS管和第十NMOS管，所述的第十PMOS管的栅极为所述的第三传输门的第一控制端，所述的第十NMOS管的栅极为所述的第三传输门的第二控制端，所述的第十PMOS管的源极和所述的第十NMOS管的源极连接且其连接端为所述的第三传输门的输入端，所述的第十PMOS管的漏极和所述的第十NMOS管的漏极连接且其连接端为所述的第三传输门的输出端，所述的第四传输门包括第十一PMOS管和第十一NMOS管，所述的第十一PMOS管的栅极为所述的第四传输门的第一控制端，所述的第十一NMOS管的栅极为所述的第四传输门的第二控制端，所述的第十一PMOS管的源极和所述的第十一NMOS管的源极连接且其连接端为所述的第四传输门的输入端，所述的第十一PMOS管的漏极和所述的第十一NMOS管的漏极连接且其连接端为所述的第四传输门的输出端；所述的第三三输入反相器的电路结构和所述的第四三输入反相器的电路结构分别与所述的第一三输入反相器的电路结构相同，所述的第二双输入反相器的电路结构与所述的第一双输入反相器的电路结构相同，所述的第三时控反相器的电路结构和所述的第四时控反相器的电路结构分别与所述的第一时控反相器的电路结构相同；所述的主锁存器的输入端为所述的数据触发器的输入端，用于接入输入数据，所述的主锁存器的输出端和所述的从锁存器的输入端连接，所述的从锁存器的输出端为所述的数据触发器的输出端，所述的从锁存器的时钟端和所述的主锁存器的时钟端连接且其连接端为所述的数据触发器的时钟端，用于接入时钟信号，所述的从锁存器的反相时钟端与所述的主锁存器的第三反相器的输出端连接。

与现有技术相比，本发明的数据触发器的优点在于通过主锁存器和从锁存器构成数据触发器，主锁存器包括第一反相器、第二反相器、第三反相器、第一传输门、第二传输门、第一正反馈环、第二正反馈环和第一双输入反相器，主锁存器的输入信号通过第一反相器和第二反相器，产生两个不同的电路内部输入，第一个内部输入通过第一传输门与第一存储节点相连，而第二个内部输入通过第二个传输门与第三存储节点相连；第一存储节点和第二个存储节点通过第一三输入反相器和第一时控反相器构成第一正反馈环，而第三存储节点和第四存储节点通过第二三输入反相器和第二时控反相器构成第二正反馈环；第一三输入反相器的上拉网络由堆叠的第三PMOS管、第四PMOS管和第五PMOS管构成，第三PMOS管、第四PMOS管和第五PMOS管分别由第一三输入反相器的两个输入端接入的信号和时钟信号的反相信号控制，而第一三输入反相器的的下拉网络由堆叠的第三NMOS管、第四NMOS管和第五NMOS管构成，第三NMOS管、第四NMOS管和第五NMOS管分别由第一三输入反相器的两个输入端接入的信号和时钟信号控制；第一三输入反相器的三个输入端分别与第二存储节点、第四存储节点和时钟信号相连，而输出端与第一存储节点相连；第二三输入反相器的三个输入端也分别与第二存储节点、第四存储节点和时钟相连，而输出端与第二三存储节点相连；第一个时控反相器的输入端与第一存储节点相连，输出端与第二存储节点相连，而第二时控反相器的输入端与第三存储节点相连，输出端与第四存储节点相连；第一存储节点和第三存储节点与第一双输入反相器的第一输入端和第二输入端一一对应相连，第一双输入反相器的输出端为整个主锁存器的输出端，第一双输入反相器的上拉网络由堆叠的第六PMOS管和第七PMOS管组成，下拉网络由堆叠的第六NMOS管和第七NMOS管组成，且第六PMOS管和第六NMOS管由第一存储节点控制，而第七PMOS管和第七NMOS管由第三存储节点控制，在执行数据传输时，第一传输门和第二传输门打开，第一三输入反相器、第二三输入反相器、第一时控反相器和第二时控反相器均都处于关闭状态，输入数据从主锁存器的输入端分别经第一反相器、第二反相器、第一传输门、第二传输门和第一双输入反相器后传输到主锁存器的输出端，生成输出数据输出，在执行数据保持时，第一传输门和第二传输门关闭，第一三输入反相器、第二三输入反相器、第一时控反相器和第二时控反相器均都处于打开状态，第一存储节点、第二存储节点、第三存储节点和第四存储节点通过第一正反馈环和第二正反馈环相互互锁，进行数据保持，此时如果主锁存器的第一存储节点、第二存储节点、第三存储节点和第四存储节点中的任何一个发生单粒子翻转事件时，由于其它三个存储节点的数据未破坏，待单粒子翻转事件结束后，受SEU干扰的存储节点可以恢复原来存储的数据；当主锁存器第一存储节点、第二存储节点、第三存储节点和第四存储节点中的任何两个不同电势的存储节点发生单粒子翻转事件时，由于还存在其它不同电位的两个存储节点的数据尚未破坏，则待单粒子翻转事件结束，受SEU干扰的两个存储节点同样也可以恢复原来存储的数据，由此数据触发器中的主锁存器的任何一个存储节点发生单粒子翻转事件时，待事件结束后可以恢复原来存储的数据，并且任何两个不同电势的存储节点发生单粒子翻转事件时，同样也可以恢复原来存储的数据，时序开销较小，数据触发器中的从锁存器的工作原理与主锁存器相同，其内任何一个存储节点发生单粒子翻转事件时，待事件结束后可以恢复原来存储的数据，并且任何两个不同电势的存储节点发生单粒子翻转事件时，同样也可以恢复原来存储的数据，时序开销较小，由此本发明的数据触发器能抵抗多位的SEU，并且具有较小的时序开销。

附图说明

图1为本发明的抗单粒子翻转的锁存器的电路结构图；

图2为本发明的抗单粒子翻转的锁存器的第一三输入反相器的电路结构图；

图3为本发明的抗单粒子翻转的锁存器的第一双输入反相器的电路结构图；

图4为本发明的抗单粒子翻转的锁存器的第一时控反相器的电路结构图；

图5为本发明的抗单粒子翻转的锁存器执行数据传输时的电路示意图；

图6为本发明的抗单粒子翻转的锁存器执行数据保持时的电路示意图；

图7为本发明的抗单粒子翻转的数据触发器的电路图。

具体实施方式

本发明公开了一种抗单粒子翻转的锁存器，以下结合附图实施例对本发明的抗单粒子翻转的锁存器作进一步详细描述。

实施例：如图1所示，一种抗单粒子翻转的锁存器，包括第一反相器F1、第二反相器F2、第三反相器F3、第一传输门、第二传输门、第一正反馈环、第二正反馈环和第一双输入反相器T1，第一反相器F1、第二反相器F2和第三反相器F3分别具有输入端和输出端，第一传输门和第二传输门分别具有输入端、输出端、第一控制端和第二控制端，第一正反馈环包括第一存储节点N1、第二存储节点N2、第一三输入反相器C1和第一时控反相器A1，第一三输入反相器C1具有第一输入端、第二输入端、第三输入端和输出端，第一时控反相器A1具有第一时钟端、第二时钟端、输入端和输出端，第二正反馈环包括第三存储节点N3、第四存储节点N4、第二三输入反相器C2和第二时控反相器A2，第二三输入反相器C2具有第一输入端、第二输入端、第三输入端和输出端，第二时控反相器A2具有第一时钟端、第二时钟端、输入端和输出端，第一反相器F1的输入端和第二反相器F2的输入端连接且其连接端为锁存器的输入端，用于接入输入数据D，第一反相器F1的输出端和第一传输门的输入端连接，第二反相器F2的输出端和第二传输门的输入端连接，第一传输门的第一控制端、第二传输门的第一控制端、第三反相器F3的输入端、第一三输入反相器C1的第三输入端、第二三输入反相器C2的第一输入端、第一时控反相器A1的第一时钟端和第二时控反相器A2的第一时钟端连接且其连接端为锁存器的时钟端，用于接入时钟信号CLK，第三反相器F3的输出端、第一传输门的第二控制端、第二传输门的第二控制端、第一时控反相器A1的第二时钟端和第二时控反相器A2的第二时钟端连接，第三反相器F3的输出端输出时钟信号CLK的反相信号CLKN，第一传输门的输出端、第一时控反相器A1的输入端、第一三输入反相器C1的输出端和第一双输入反相器T1的第一输入端分别与第一存储节点N1连接，第二传输门的输出端、第二时控反相器A2的输入端、第二三输入反相器C2的输出端和第一双输入反相器T1的第二输入端分别与第三存储节点N3连接，第一时控反相器A1的输出端、第一三输入反相器C1的第一输入端、第二三输入反相器C2的第三输入端分别与第二存储节点N2连接，第二时控反相器A2的输出端、第一三输入反相器C1的第二输入端、第二三输入反相器C2的第二输入端分别与第四存储节点N4连接，第一双输入反相器T1的输出端为锁存器的输出端，输出输出数据Q；

本实施例中，第一传输门包括第一PMOS管P1和第一NMOS管M1，第一PMOS管P1的栅极为第一传输门的第一控制端，第一NMOS管M1的栅极为第一传输门的第二控制端，第一PMOS管P1的源极和第一NMOS管M1的源极连接且其连接端为第一传输门的输入端，第一PMOS管P1的漏极和第一NMOS管M1的漏极连接且其连接端为第一传输门的输出端，第二传输门包括第二PMOS管P2和第二NMOS管M2，第二PMOS管P2的栅极为第二传输门的第一控制端，第二NMOS管M2的栅极为第二传输门的第二控制端，第二PMOS管P2的源极和第二NMOS管M2的源极连接且其连接端为第二传输门的输入端，第二PMOS管P2的漏极和第二NMOS管M2的漏极连接且其连接端为第二传输门的输出端；

如图2所示，本实施例中，第一三输入反相器C1包括第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第三NMOS管M3、第四NMOS管M4、第五NMOS管M5和第四反相器F4，第四反相器F4具有输入端和输出端，第三PMOS管P3的源极接入电源，第三PMOS管P3的栅极和第四NMOS管M4的栅极连接且其连接端为第一三输入反相器C1的第一输入端，第三PMOS管P3的漏极和第四PMOS管P4的源极连接，第四PMOS管P4的栅极和第五NMOS管M5的栅极连接且其连接端为第一三输入反相器C1的第二输入端，第四PMOS管P4的漏极和第五PMOS管P5的源极连接，第五PMOS管P5的栅极和第四反相器F4的输出端连接，第五PMOS管P5的漏极和第三NMOS管M3的漏极连接且其连接端为第一三输入反相器C1的输出端，第三NMOS管M3的栅极和第四反相器F4的输入端连接且其连接端为第一三输入反相器C1的第三输入端，第三NMOS管M3的源极和第四NMOS管M4的漏极连接，第四NMOS管M4的源极和第五NMOS管M5的漏极连接，第五NMOS管M5的源极接地；第二三输入反相器C2的电路结构与第一三输入反相器C1的电路结构相同；

如图3所示，本实施例中，第一双输入反相器T1包括第六PMOS管P6、第七PMOS管P7、第六NMOS管M6和第七NMOS管M7，第六PMOS管P6的源极接入电源，第六PMOS管P6的漏极和第七PMOS管P7的源极连接，第六PMOS管P6的栅极和第六NMOS管M6的栅极连接且其连接端为第一双输入反相器T1的第一输入端，第七PMOS管P7的栅极和第七NMOS管M7的栅极连接且其连接端为第一双输入反相器T1的第二输入端，第七PMOS管P7的漏和第六NMOS管M6的漏极连接且其连接端为第一双输入反相器T1的输出端，第六NMOS管M6的源极和第七NMOS管M7的漏极连接，第七NMOS管M7的源极接地；

如图4所示，本实施例中，第一时控反相器A1包括第八PMOS管P8、第九PMOS管P9、第八NMOS管M8和第九NMOS管M9，第八PMOS管P8的源极接入电源，第八PMOS管P8的栅极和第九NMOS管M9的栅极连接且其连接端为第一时控反相器A1的输入端，第八PMOS管P8的漏极和第九PMOS管P9的源极连接，第九PMOS管P9的栅极为第一时控反相器A1的第二时钟端，第九PMOS管P9的漏极和第八NMOS管M8的漏极连接，第八NMOS管M8的源极和第九NMOS管M9的漏极连接，第九NMOS管M9的源极接地，第八NMOS管M8的栅极为第一时控反相器A1的第一时钟端；第二时控反相器A2的电路结构与第一时控反相器A1的电路结构相同。

本发明的抗单粒子翻转的锁存器执行数据传输时的电路示意图如图5所示，在执行数据传输时，第一传输门和第二传输门打开，第一三输入反相器C1、第二三输入反相器C2、第一时控反相器A1和第二时控反相器A2均都处于关闭状态，输入数据D从锁存器的输入端分别经第一反相器F1、第二反相器F2、第一传输门、第二传输门和第一双输入反相器T1后传输到锁存器的输出端，生成输出数据Q输出。

本发明的抗单粒子翻转的锁存器执行数据保持时的电路示意图如图6所示，在执行数据保持时，第一传输门和第二传输门关闭，第一三输入反相器C1、第二三输入反相器C2、第一时控反相器A1和第二时控反相器A2均都处于打开状态，第一存储节点N1、第二存储节点N2、第三存储节点N3和第四存储节点N4通过第一正反馈环和第二正反馈环相互互锁，进行数据保持。此时如果锁存器的第一存储节点N1、第二存储节点N2、第三存储节点N3和第四存储节点N4中的任何一个发生单粒子翻转事件时，由于其它三个存储节点的数据未破坏，待单粒子翻转事件结束后，受SEU干扰的存储节点可以恢复原来存储的数据；当锁存器第一存储节点N1、第二存储节点N2、第三存储节点N3和第四存储节点N4中的任何两个不同电势的存储节点发生单粒子翻转事件时，由于还存在其它不同电位的两个存储节点的数据尚未破坏，则待单粒子翻转事件结束，受SEU干扰的两个存储节点同样也可以恢复原来存储的数据。

本发明还公开了一种采用上述抗单粒子翻转的锁存器实现的数据触发器，以下结合附图实施例对本发明的抗单粒子翻转的数据触发器作进一步详细描述。

实施例：如图7所示，一种抗单粒子翻转的数据触发器，包括主锁存器和从锁存器，主锁存器包括第一反相器F1、第二反相器F2、第三反相器F3、第一传输门、第二传输门、第一正反馈环、第二正反馈环和第一双输入反相器T1，第一反相器F1、第二反相器F2和第三反相器F3分别具有输入端和输出端，第一传输门和第二传输门分别具有输入端、输出端、第一控制端和第二控制端，第一正反馈环包括第一存储节点N1、第二存储节点N2、第一三输入反相器C1和第一时控反相器A1，第一三输入反相器C1具有第一输入端、第二输入端、第三输入端和输出端，第一时控反相器A1具有第一时钟端、第二时钟端、输入端和输出端，第二正反馈环包括第三存储节点N3、第四存储节点N4、第二三输入反相器C2和第二时控反相器A2，第二三输入反相器C2具有第一输入端、第二输入端、第三输入端和输出端，第二时控反相器A2具有第一时钟端、第二时钟端、输入端和输出端，第一反相器F1的输入端和第二反相器F2的输入端连接且其连接端为主锁存器的输入端，第一反相器F1的输出端和第一传输门的输入端连接，第二反相器F2的输出端和第二传输门的输入端连接，第一传输门的第一控制端、第二传输门的第一控制端、第三反相器F3的输入端、第一三输入反相器C1的第三输入端、第二三输入反相器C2的第一输入端、第一时控反相器A1的第一时钟端和第二时控反相器A2的第一时钟端连接且其连接端为主锁存器的时钟端，第三反相器F3的输出端、第一传输门的第二控制端、第二传输门的第二控制端、第一时控反相器A1的第二时钟端和第二时控反相器A2的第二时钟端连接，第一传输门的输出端、第一时控反相器A1的输入端、第一三输入反相器C1的输出端和第一双输入反相器T1的第一输入端分别与第一存储节点N1连接，第二传输门的输出端、第二时控反相器A2的输入端、第二三输入反相器C2的输出端和第一双输入反相器T1的第二输入端分别与第三存储节点N3连接，第一时控反相器A1的输出端、第一三输入反相器C1的第一输入端、第二三输入反相器C2的第三输入端分别与第二存储节点N2连接，第二时控反相器A2的输出端、第一三输入反相器C1的第二输入端、第二三输入反相器C2的第二输入端分别与第四存储节点N4连接，第一双输入反相器T1的输出端为主锁存器的输出端；

第一传输门包括第一PMOS管P1和第一NMOS管M1，第一PMOS管P1的栅极为第一传输门的第一控制端，第一NMOS管M1的栅极为第一传输门的第二控制端，第一PMOS管P1的源极和第一NMOS管M1的源极连接且其连接端为第一传输门的输入端，第一PMOS管P1的漏极和第一NMOS管M1的漏极连接且其连接端为第一传输门的输出端，第二传输门包括第二PMOS管P2和第二NMOS管M2，第二PMOS管P2的栅极为第二传输门的第一控制端，第二NMOS管M2的栅极为第二传输门的第二控制端，第二PMOS管P2的源极和第二NMOS管M2的源极连接且其连接端为第二传输门的输入端，第二PMOS管P2的漏极和第二NMOS管M2的漏极连接且其连接端为第二传输门的输出端；

本实施例中，如图2所示，第一三输入反相器C1包括第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第三NMOS管M3、第四NMOS管M4、第五NMOS管M5和第四反相器F4，第四反相器F4具有输入端和输出端，第三PMOS管P3的源极接入电源，第三PMOS管P3的栅极和第四NMOS管M4的栅极连接且其连接端为第一三输入反相器C1的第一输入端，第三PMOS管P3的漏极和第四PMOS管P4的源极连接，第四PMOS管P4的栅极和第五NMOS管M5的栅极连接且其连接端为第一三输入反相器C1的第二输入端，第四PMOS管P4的漏极和第五PMOS管P5的源极连接，第五PMOS管P5的栅极和第四反相器F4的输出端连接，第五PMOS管P5的漏极和第三NMOS管M3的漏极连接且其连接端为第一三输入反相器C1的输出端，第三NMOS管M3的栅极和第四反相器F4的输入端连接且其连接端为第一三输入反相器C1的第三输入端，第三NMOS管M3的源极和第四NMOS管M4的漏极连接，第四NMOS管M4的源极和第五NMOS管M5的漏极连接，第五NMOS管M5的源极接地；第二三输入反相器C2的电路结构与第一三输入反相器C1的电路结构相同；

本实施例中，如图3所示，第一双输入反相器T1包括第六PMOS管P6、第七PMOS管P7、第六NMOS管M6和第七NMOS管M7，第六PMOS管P6的源极接入电源，第六PMOS管P6的漏极和第七PMOS管P7的源极连接，第六PMOS管P6的栅极和第六NMOS管M6的栅极连接且其连接端为第一双输入反相器T1的第一输入端，第七PMOS管P7的栅极和第七NMOS管M7的栅极连接且其连接端为第一双输入反相器T1的第二输入端，第七PMOS管P7的漏和第六NMOS管M6的漏极连接且其连接端为第一双输入反相器T1的输出端，第六NMOS管M6的源极和第七NMOS管M7的漏极连接，第七NMOS管M7的源极接地；

本实施例中，如图4所示，第一时控反相器A1包括第八PMOS管P8、第九PMOS管P9、第八NMOS管M8和第九NMOS管M9，第八PMOS管P8的源极接入电源，第八PMOS管P8的栅极和第九NMOS管M9的栅极连接且其连接端为第一时控反相器A1的输入端，第八PMOS管P8的漏极和第九PMOS管P9的源极连接，第九PMOS管P9的栅极为第一时控反相器A1的第二时钟端，第九PMOS管P9的漏极和第八NMOS管M8的漏极连接，第八NMOS管M8的源极和第九NMOS管M9的漏极连接，第九NMOS管M9的源极接地，第八NMOS管M8的栅极为第一时控反相器A1的第一时钟端；第二时控反相器A2的电路结构与第一时控反相器A1的电路结构相同；

从锁存器包括第五反相器F5、第三传输门、第四传输门、第三正反馈环、第四正反馈环和第二双输入反相器T2，第五反相器F5具有输入端和输出端，第三传输门和第四传输门分别具有输入端、输出端、第一控制端和第二控制端，第三正反馈环包括第五存储节点N5、第六存储节点N6、第三三输入反相器C3和第三时控反相器A3，第三三输入反相器C3具有第一输入端、第二输入端、第三输入端和输出端，第三时控反相器A3具有第一时钟端、第二时钟端、输入端和输出端，第四正反馈环包括第七存储节点N7、第八存储节点N8、第四三输入反相器C4和第四时控反相器A4，第四三输入反相器C4具有第一输入端、第二输入端、第三输入端和输出端，第四时控反相器A4具有第一时钟端、第二时钟端、输入端和输出端，第三传输门的输入端和第四传输门的输入端连接且其连接端为从锁存器的输入端，第三传输门的第一控制端、第四传输门的第一控制端、第三三输入反相器C3的第三输入端、第四三输入反相器C4的第一输入端、第三时控反相器A3的第一时钟端和第四时控反相器A4的第一时钟端连接且其连接端为从锁存器的反相时钟端，第三传输门的第二控制端、第四传输门的第二控制端、第三时控反相器A3的第二时钟端和第四时控反相器A4的第二时钟端连接且其连接端为从锁存器的时钟端，第三传输门的输出端、第三时控反相器A3的输入端、第三三输入反相器C3的输出端和第二双输入反相器T2的第一输入端分别与第五存储节点N5连接，第四传输门的输出端、第四时控反相器A4的输入端、第四三输入反相器C4的输出端和第二双输入反相器T2的第二输入端分别与第七存储节点N7连接，第三时控反相器A3的输出端、第三三输入反相器C3的第一输入端、第四三输入反相器C4的第三输入端分别与第六存储节点N6连接，第四时控反相器A4的输出端、第三三输入反相器C3的第二输入端、第四三输入反相器C4的第二输入端分别与第八存储节点N8连接，第二双输入反相器T2的输出端和第五反相器F5的输入端连接，第五反相器F5的输出端为从锁存器的输出端；第三传输门包括第十PMOS管P10和第十NMOS管M10，第十PMOS管P10的栅极为第三传输门的第一控制端，第十NMOS管M10的栅极为第三传输门的第二控制端，第十PMOS管P10的源极和第十NMOS管M10的源极连接且其连接端为第三传输门的输入端，第十PMOS管P10的漏极和第十NMOS管M10的漏极连接且其连接端为第三传输门的输出端，第四传输门包括第十一PMOS管P11和第十一NMOS管M11，第十一PMOS管P11的栅极为第四传输门的第一控制端，第十一NMOS管M11的栅极为第四传输门的第二控制端，第十一PMOS管P11的源极和第十一NMOS管M11的源极连接且其连接端为第四传输门的输入端，第十一PMOS管P11的漏极和第十一NMOS管M11的漏极连接且其连接端为第四传输门的输出端；第三三输入反相器C3的电路结构和第四三输入反相器C4的电路结构分别与第一三输入反相器C1的电路结构相同，第二双输入反相器T2的电路结构与第一双输入反相器T1的电路结构相同，第三时控反相器A3的电路结构和第四时控反相器A4的电路结构分别与第一时控反相器A1的电路结构相同；

主锁存器的输入端为数据触发器的输入端，用于接入输入数据D，主锁存器的输出端和从锁存器的输入端连接，从锁存器的输出端为数据触发器的输出端，输出输出数据Q，从锁存器的时钟端和主锁存器的时钟端连接且其连接端为数据触发器的时钟端，用于接入时钟信号CLK，从锁存器的反相时钟端与主锁存器的第三反相器F3的输出端连接，接入时钟信号CLK的反相信号CLKN。

本发明的抗单粒子翻转的数据触发器中，主锁存器是在时钟信号CLK高电平时进行数据保持，时钟信号CLK低电平进行数据传输，而从锁存器是在时钟高电平进行数据传输，时钟信号CLK低电平进行数据保持，从而实现了一个时钟上升沿采样的数据触发器。

Claims (2)

1.一种抗单粒子翻转的锁存器，其特征在于包括第一反相器、第二反相器、第三反相器、第一传输门、第二传输门、第一正反馈环、第二正反馈环和第一双输入反相器，所述的第一反相器、所述的第二反相器和所述的第三反相器分别具有输入端和输出端，所述的第一传输门和所述的第二传输门分别具有输入端、输出端、第一控制端和第二控制端，所述的第一正反馈环包括第一存储节点、第二存储节点、第一三输入反相器和第一时控反相器，所述的第一三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第一时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第二正反馈环包括第三存储节点、第四存储节点、第二三输入反相器和第二时控反相器，所述的第二三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第二时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第一反相器的输入端和所述的第二反相器的输入端连接且其连接端为所述的锁存器的输入端，用于接入输入数据，所述的第一反相器的输出端和所述的第一传输门的输入端连接，所述的第二反相器的输出端和所述的第二传输门的输入端连接，所述的第一传输门的第一控制端、所述的第二传输门的第一控制端、所述的第三反相器的输入端、所述的第一三输入反相器的第三输入端、所述的第二三输入反相器的第一输入端、所述的第一时控反相器的第一时钟端和所述的第二时控反相器的第一时钟端连接且其连接端为所述的锁存器的时钟端，用于接入时钟信号，所述的第三反相器的输出端、所述的第一传输门的第二控制端、所述的第二传输门的第二控制端、所述的第一时控反相器的第二时钟端和所述的第二时控反相器的第二时钟端连接，所述的第一传输门的输出端、所述的第一时控反相器的输入端、所述的第一三输入反相器的输出端和所述的第一双输入反相器的第一输入端分别与所述的第一存储节点连接，所述的第二传输门的输出端、所述的第二时控反相器的输入端、所述的第二三输入反相器的输出端和所述的第一双输入反相器的第二输入端分别与所述的第三存储节点连接，所述的第一时控反相器的输出端、所述的第一三输入反相器的第一输入端、所述的第二三输入反相器的第三输入端分别与所述的第二存储节点连接，所述的第二时控反相器的输出端、所述的第一三输入反相器的第二输入端、所述的第二三输入反相器的第二输入端分别与所述的第四存储节点连接，所述的第一双输入反相器的输出端为所述的锁存器的输出端；

所述的第一传输门包括第一PMOS管和第一NMOS管，所述的第一PMOS管的栅极为所述的第一传输门的第一控制端，所述的第一NMOS管的栅极为所述的第一传输门的第二控制端，所述的第一PMOS管的源极和所述的第一NMOS管的源极连接且其连接端为所述的第一传输门的输入端，所述的第一PMOS管的漏极和所述的第一NMOS管的漏极连接且其连接端为所述的第一传输门的输出端，所述的第二传输门包括第二PMOS管和第二NMOS管，所述的第二PMOS管的栅极为所述的第二传输门的第一控制端，所述的第二NMOS管的栅极为所述的第二传输门的第二控制端，所述的第二PMOS管的源极和所述的第二NMOS管的源极连接且其连接端为所述的第二传输门的输入端，所述的第二PMOS管的漏极和所述的第二NMOS管的漏极连接且其连接端为所述的第二传输门的输出端；

所述的第一三输入反相器包括第三PMOS管、第四PMOS管、第五PMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第四反相器，所述的第四反相器具有输入端和输出端，所述的第三PMOS管的源极接入电源，所述的第三PMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的第一三输入反相器的第一输入端，所述的第三PMOS管的漏极和所述的第四PMOS管的源极连接，所述的第四PMOS管的栅极和所述的第五NMOS管的栅极连接且其连接端为所述的第一三输入反相器的第二输入端，所述的第四PMOS管的漏极和所述的第五PMOS管的源极连接，所述的第五PMOS管的栅极和所述的第四反相器的输出端连接，所述的第五PMOS管的漏极和所述的第三NMOS管的漏极连接且其连接端为所述的第一三输入反相器的输出端，所述的第三NMOS管的栅极和所述的第四反相器的输入端连接且其连接端为所述的第一三输入反相器的第三输入端，所述的第三NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第四NMOS管的源极和所述的第五NMOS管的漏极连接，所述的第五NMOS管的源极接地；所述的第二三输入反相器的电路结构与所述的第一三输入反相器的电路结构相同；

所述的第一双输入反相器包括第六PMOS管、第七PMOS管、第六NMOS管和第七NMOS管，所述的第六PMOS管的源极接入电源，所述的第六PMOS管的漏极和所述的第七PMOS管的源极连接，所述的第六PMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的第一双输入反相器的第一输入端，所述的第七PMOS管的栅极和所述的第七NMOS管的栅极连接且其连接端为所述的第一双输入反相器的第二输入端，所述的第七PMOS管的漏和所述的第六NMOS管的漏极连接且其连接端为所述的第一双输入反相器的输出端，所述的第六NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极接地；

所述的第一时控反相器包括第八PMOS管、第九PMOS管、第八NMOS管和第九NMOS管，所述的第八PMOS管的源极接入电源，所述的第八PMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的第一时控反相器的输入端，所述的第八PMOS管的漏极和所述的第九PMOS管的源极连接，所述的第九PMOS管的栅极为所述的第一时控反相器的第二时钟端，所述的第九PMOS管的漏极和所述的第八NMOS管的漏极连接，所述的第八NMOS管的源极和所述的第九NMOS管的漏极连接，所述的第九NMOS管的源极接地，所述的第八NMOS管的栅极为所述的第一时控反相器的第一时钟端；所述的第二时控反相器的电路结构与所述的第一时控反相器的电路结构相同。

2.一种抗单粒子翻转的数据触发器，其特征在于包括主锁存器和从锁存器，所述的主锁存器包括第一反相器、第二反相器、第三反相器、第一传输门、第二传输门、第一正反馈环、第二正反馈环和第一双输入反相器，所述的第一反相器、所述的第二反相器和所述的第三反相器分别具有输入端和输出端，所述的第一传输门和所述的第二传输门分别具有输入端、输出端、第一控制端和第二控制端，所述的第一正反馈环包括第一存储节点、第二存储节点、第一三输入反相器和第一时控反相器，所述的第一三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第一时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第二正反馈环包括第三存储节点、第四存储节点、第二三输入反相器和第二时控反相器，所述的第二三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第二时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第一反相器的输入端和所述的第二反相器的输入端连接且其连接端为所述的主锁存器的输入端，所述的第一反相器的输出端和所述的第一传输门的输入端连接，所述的第二反相器的输出端和所述的第二传输门的输入端连接，所述的第一传输门的第一控制端、所述的第二传输门的第一控制端、所述的第三反相器的输入端、所述的第一三输入反相器的第三输入端、所述的第二三输入反相器的第一输入端、所述的第一时控反相器的第一时钟端和所述的第二时控反相器的第一时钟端连接且其连接端为所述的主锁存器的时钟端，所述的第三反相器的输出端、所述的第一传输门的第二控制端、所述的第二传输门的第二控制端、所述的第一时控反相器的第二时钟端和所述的第二时控反相器的第二时钟端连接，所述的第一传输门的输出端、所述的第一时控反相器的输入端、所述的第一三输入反相器的输出端和所述的第一双输入反相器的第一输入端分别与所述的第一存储节点连接，所述的第二传输门的输出端、所述的第二时控反相器的输入端、所述的第二三输入反相器的输出端和所述的第一双输入反相器的第二输入端分别与所述的第三存储节点连接，所述的第一时控反相器的输出端、所述的第一三输入反相器的第一输入端、所述的第二三输入反相器的第三输入端分别与所述的第二存储节点连接，所述的第二时控反相器的输出端、所述的第一三输入反相器的第二输入端、所述的第二三输入反相器的第二输入端分别与所述的第四存储节点连接，所述的第一双输入反相器的输出端为所述的主锁存器的输出端；

所述的第一传输门包括第一PMOS管和第一NMOS管，所述的第一PMOS管的栅极为所述的第一传输门的第一控制端，所述的第一NMOS管的栅极为所述的第一传输门的第二控制端，所述的第一PMOS管的源极和所述的第一NMOS管的源极连接且其连接端为所述的第一传输门的输入端，所述的第一PMOS管的漏极和所述的第一NMOS管的漏极连接且其连接端为所述的第一传输门的输出端，所述的第二传输门包括第二PMOS管和第二NMOS管，所述的第二PMOS管的栅极为所述的第二传输门的第一控制端，所述的第二NMOS管的栅极为所述的第二传输门的第二控制端，所述的第二PMOS管的源极和所述的第二NMOS管的源极连接且其连接端为所述的第二传输门的输入端，所述的第二PMOS管的漏极和所述的第二NMOS管的漏极连接且其连接端为所述的第二传输门的输出端；

所述的第一三输入反相器包括第三PMOS管、第四PMOS管、第五PMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第四反相器，所述的第四反相器具有输入端和输出端，所述的第三PMOS管的源极接入电源，所述的第三PMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的第一三输入反相器的第一输入端，所述的第三PMOS管的漏极和所述的第四PMOS管的源极连接，所述的第四PMOS管的栅极和所述的第五NMOS管的栅极连接且其连接端为所述的第一三输入反相器的第二输入端，所述的第四PMOS管的漏极和所述的第五PMOS管的源极连接，所述的第五PMOS管的栅极和所述的第四反相器的输出端连接，所述的第五PMOS管的漏极和所述的第三NMOS管的漏极连接且其连接端为所述的第一三输入反相器的输出端，所述的第三NMOS管的栅极和所述的第四反相器的输入端连接且其连接端为所述的第一三输入反相器的第三输入端，所述的第三NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第四NMOS管的源极和所述的第五NMOS管的漏极连接，所述的第五NMOS管的源极接地；所述的第二三输入反相器的电路结构与所述的第一三输入反相器的电路结构相同；

所述的第一双输入反相器包括第六PMOS管、第七PMOS管、第六NMOS管和第七NMOS管，所述的第六PMOS管的源极接入电源，所述的第六PMOS管的漏极和所述的第七PMOS管的源极连接，所述的第六PMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的第一双输入反相器的第一输入端，所述的第七PMOS管的栅极和所述的第七NMOS管的栅极连接且其连接端为所述的第一双输入反相器的第二输入端，所述的第七PMOS管的漏和所述的第六NMOS管的漏极连接且其连接端为所述的第一双输入反相器的输出端，所述的第六NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极接地；

所述的第一时控反相器包括第八PMOS管、第九PMOS管、第八NMOS管和第九NMOS管，所述的第八PMOS管的源极接入电源，所述的第八PMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的第一时控反相器的输入端，所述的第八PMOS管的漏极和所述的第九PMOS管的源极连接，所述的第九PMOS管的栅极为所述的第一时控反相器的第二时钟端，所述的第九PMOS管的漏极和所述的第八NMOS管的漏极连接，所述的第八NMOS管的源极和所述的第九NMOS管的漏极连接，所述的第九NMOS管的源极接地，所述的第八NMOS管的栅极为所述的第一时控反相器的第一时钟端；所述的第二时控反相器的电路结构与所述的第一时控反相器的电路结构相同；

所述的从锁存器包括第五反相器、第三传输门、第四传输门、第三正反馈环、第四正反馈环和第二双输入反相器，所述的第五反相器具有输入端和输出端，所述的第三传输门和所述的第四传输门分别具有输入端、输出端、第一控制端和第二控制端，所述的第三正反馈环包括第五存储节点、第六存储节点、第三三输入反相器和第三时控反相器，所述的第三三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第三时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第四正反馈环包括第七存储节点、第八存储节点、第四三输入反相器和第四时控反相器，所述的第四三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第四时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第三传输门的输入端和所述的第四传输门的输入端连接且其连接端为所述的从锁存器的输入端，所述的第三传输门的第一控制端、所述的第四传输门的第一控制端、所述的第三三输入反相器的第三输入端、所述的第四三输入反相器的第一输入端、所述的第三时控反相器的第一时钟端和所述的第四时控反相器的第一时钟端连接且其连接端为所述的从锁存器的反相时钟端，所述的第三传输门的第二控制端、所述的第四传输门的第二控制端、所述的第三时控反相器的第二时钟端和所述的第四时控反相器的第二时钟端连接且其连接端为所述的从锁存器的时钟端，所述的第三传输门的输出端、所述的第三时控反相器的输入端、所述的第三三输入反相器的输出端和所述的第二双输入反相器的第一输入端分别与所述的第五存储节点连接，所述的第四传输门的输出端、所述的第四时控反相器的输入端、所述的第四三输入反相器的输出端和所述的第二双输入反相器的第二输入端分别与所述的第七存储节点连接，所述的第三时控反相器的输出端、所述的第三三输入反相器的第一输入端、所述的第四三输入反相器的第三输入端分别与所述的第六存储节点连接，所述的第四时控反相器的输出端、所述的第三三输入反相器的第二输入端、所述的第四三输入反相器的第二输入端分别与所述的第八存储节点连接，所述的第二双输入反相器的输出端和所述的第五反相器的输入端连接，所述的第五反相器的输出端为所述的从锁存器的输出端；所述的第三传输门包括第十PMOS管和第十NMOS管，所述的第十PMOS管的栅极为所述的第三传输门的第一控制端，所述的第十NMOS管的栅极为所述的第三传输门的第二控制端，所述的第十PMOS管的源极和所述的第十NMOS管的源极连接且其连接端为所述的第三传输门的输入端，所述的第十PMOS管的漏极和所述的第十NMOS管的漏极连接且其连接端为所述的第三传输门的输出端，所述的第四传输门包括第十一PMOS管和第十一NMOS管，所述的第十一PMOS管的栅极为所述的第四传输门的第一控制端，所述的第十一NMOS管的栅极为所述的第四传输门的第二控制端，所述的第十一PMOS管的源极和所述的第十一NMOS管的源极连接且其连接端为所述的第四传输门的输入端，所述的第十一PMOS管的漏极和所述的第十一NMOS管的漏极连接且其连接端为所述的第四传输门的输出端；所述的第三三输入反相器的电路结构和所述的第四三输入反相器的电路结构分别与所述的第一三输入反相器的电路结构相同，所述的第二双输入反相器的电路结构与所述的第一双输入反相器的电路结构相同，所述的第三时控反相器的电路结构和所述的第四时控反相器的电路结构分别与所述的第一时控反相器的电路结构相同；

所述的主锁存器的输入端为所述的数据触发器的输入端，用于接入输入数据，所述的主锁存器的输出端和所述的从锁存器的输入端连接，所述的从锁存器的输出端为所述的数据触发器的输出端，所述的从锁存器的时钟端和所述的主锁存器的时钟端连接且其连接端为所述的数据触发器的时钟端，用于接入时钟信号，所述的从锁存器的反相时钟端与所述的主锁存器的第三反相器的输出端连接。

Images