CN110572146A - 一种容忍任意三节点翻转并过滤瞬态脉冲的锁存器 - Google Patents

Abstract

本发明涉及一种容忍任意三节点翻转并过滤瞬态脉冲的锁存器，包括：三个分别由6对PN晶体管构建的存储模块，即第一存储模块DICE1、第二存储模块DICE2和第三存储模块DICE3；三个反相器，即第一反相器Inv1、第二反相器Inv2和第三反相器Inv3；一个施密特触发器，即ST；六个传输门，即第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5和第六传输门TG6。本发明不仅使用了互相反馈的六对PN晶体管构建三个用于存储数据的同构的存储模块，还使用了施密特触发器对脉冲错误进行修正，不但实现了对任意双节点翻转的完全容忍，而且实现了对任意三节点翻转的完全容忍，同时具有SET脉冲过滤的功能。

Description

一种容忍任意三节点翻转并过滤瞬态脉冲的锁存器

技术领域

本发明涉及集成电路抗软错误的加固容错设计技术领域，尤其是容忍任意三节点翻转并过滤瞬态脉冲的锁存器。

背景技术

随着纳米技术的快速发展，现代集成电路越来越容易受到软错误引起的可靠性问题的影响。软错误主要是由中子、质子、重离子、α粒子、电子等的撞击而引起的瞬态错误。在纳米级互补金属氧化物半导体(CMOS)技术中，一个撞击的粒子可以非法地改变存储单元中单个节点的逻辑状态，从而导致单粒子翻转(SEU)，即单节点翻转(SNU)。这也可能导致在组合电路中逻辑门的输出端产生瞬态脉冲，即单粒子瞬态(SET)脉冲。如果一个SET脉冲通过逻辑门传输并到达下游存储单元，则可能会被该单元捕获，从而产生非法保留的值。然而，在先进的高度集成的纳米规模CMOS技术中，由于电荷共享，高能量辐射粒子可以同时改变两个甚至三个相邻节点的逻辑状态，从而导致双节点翻转(DNU)，甚至三节点翻转(TNU)。显然，仅针对SNU和/或SET的抗辐射加固已不足以满足航空航天应用的高可靠性需求。因此，需要设计不仅具有SNU、DNU和TNU容忍性，而且还具有可过滤SET脉冲功能的集成电路，从而满足高可靠性需求。

研究人员采用抗辐射加固(RHBD)方法，已经提出了许多加固存储单元。在这些单元中，有些是对静态随机存取存储器(SRAM)进行加固处理，有些是对触发器进行加固处理，其他是对锁存器进行加固处理。在这些被加固的锁存器中，许多设计仅针对SNU和/或SET。使用互锁冗余保持节点或双模冗余(DMR)和三模冗余(TMR)等技术，这些设计可以可靠地保留原值以防止SNU的影响。利用时间冗余技术，如引入延迟元件和/或可过滤SET脉冲元件的方法，部分设计可以有效地过滤SET。然而，在先进的纳米技术中，精密和高度集成的器件会导致单个粒子可以同时影响多个节点，并产生包括DNU和TNU在内的多节点翻转(MNU)的现象。为了在可靠性至关重要的航空航天应用领域设计实现容忍MNU的锁存器，一种有效的方法仍然是使用RHBD技术中的空间冗余技术，例如引入互锁冗余保持节点、多模冗余、以及双级错误拦截技术(DLEI)。

然而，目前这些先进的锁存器主要存在以下问题：一是不能提供完备的TNU容忍性，因为至少存在一个反例：如果三个节点同时受到高能粒子撞击，锁存器在锁存模式下，将输出一个错误的值；二是不能提供SET过滤性，当SET从上游逻辑门传播到锁存器的输入，可以到达锁存器的输出。即，在透明模式下，锁存器不能过滤SET；三是不能同时提供完备的TNU容忍性和SET过滤性。据我们所知，目前还没有同时具备这些功能的锁存器设计；四是TMR表决器、延时元件、和/或多余的器件，被用于一些锁存器，导致在传输时延、功耗和硅面积方面有大的开销；五是因为使用C单元作为表决器，所以对高阻抗状态(HIS)敏感。虽然连接到C单元输出端的保持器可以避免对HIS的敏感性，但是这会导致额外的开销。

发明内容

本发明的目的在于提供一种对任意三节点翻转完全容忍，同时具有SET脉冲过滤功能的新型高可靠的容忍任意三节点翻转并过滤瞬态脉冲的锁存器。

为实现上述目的，本发明采用了以下技术方案：一种容忍任意三节点翻转并过滤瞬态脉冲的锁存器，包括：

三个分别由6对PN晶体管构建的存储模块，即第一存储模块DICE1、第二存储模块DICE2和第三存储模块DICE3；

三个反相器，即第一反相器Inv1、第二反相器Inv2和第三反相器Inv3；

一个施密特触发器，即ST；

六个传输门，即第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5和第六传输门TG6；

所述第一存储模块DICE1设有信号输入输出共用端N1、信号输入端N2以及第一内部节点N1b、第二内部节点N2b；所述第二存储模块DICE2设有信号输入输出共用端N3、信号输入端N4以及第一内部节点N3b、第二内部节点N4b；所述第三存储模块DICE3设有信号输入输出共用端N5、信号输入端N6以及第一内部节点N5b、第二内部节点N6b。

所述第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5、第六传输门TG6的信号输入端均作为锁存器的数据输入端D；

所述第一传输门TG1的信号输出端与第一存储模块DICE1的信号输入输出共用端N1相连接；所述第二传输门TG2的信号输出端与第一存储模块DICE1的信号输入端N2相连接；所述第三传输门TG3的信号输出端与第二存储模块DICE2的信号输入输出共用端N3相连接；所述第四传输门TG4的信号输出端与第二存储模块DICE2的信号输入端N4相连接；所述第五传输门TG5的信号输出端与第三存储模块DICE3的信号输入输出共用端N5相连接；所述第六传输门TG6的信号输出端与第三存储模块DICE3的信号输入端N6相连接。

所述第一反相器Inv1的信号输入端与第一存储模块DICE1的信号输入输出共用端N1相连接；所述第二反相器Inv2的信号输入端与第二存储模块DICE2的信号输入输出共用端N3相连接；所述第三反相器Inv3的信号输入端与第三存储模块DICE3的信号输入输出共用端N5相连接；

所述第一反相器Inv1、第二反相器Inv2、第三反相器Inv3的信号输出端相交于一点Qb；施密特触发器ST的信号输入端与Qb相连接，施密特触发器ST的信号输出端作为锁存器的最终数据输出端Q。

所述第一存储模块DICE1包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5和第六NMOS管MN6；其中：

第一PMOS管MP1的漏极、第一NMOS管MN1的漏极、第二PMOS管MP2的栅极以及第四NMOS管MN4的栅极相连接，且连接点作为所述第一存储模块DICE1的第一信号输入输出共用端N1；

第五PMOS管MP5的漏极、第五NMOS管MN5的漏极、第三PMOS管MP3的栅极以及第一NMOS管MN1的栅极相连接，且连接点作为所述第一存储模块DICE1的第一内部节点N1b；

第三PMOS管MP3的漏极、第三NMOS管MN3的漏极、第四PMOS管MP4的栅极以及第二NMOS管MN2的栅极相连接，且连接点作为所述第一存储模块DICE1的第二信号输入输出共用端N2；

第六PMOS管MP6的漏极、第六NMOS管MN6的漏极、第一PMOS管MP1的栅极以及第三NMOS管MN3的栅极相连接，且连接点作为所述第一存储模块DICE1的第二内部节点N2b；

第二PMOS管MP2的漏极与第五PMOS管MP5的源极相连接；第四PMOS管MP4的漏极与第六PMOS管MP6的源极相连接；第二NMOS管MN2的漏极与第五NMOS管MN5的源极相连接；第四NMOS管MN4的漏极与第六NMOS管MN6的源极相连接；

第五PMOS管MP5与第六PMOS管MP6的栅极连接系统时钟CLK；第五NMOS管MN5与第六NMOS管MN6的栅极连接反向系统时钟CLKB；

第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6的源极和衬底均连接电源VDD；

第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6的源极和衬底均接地GND；

所述第二存储模块DICE2、所述第三存储模块DICE3与所述第一存储模块DICE1的电路结构相同。

所述施密特触发器ST由三个PMOS管和三个NMOS管组成，三个PMOS管分别为第一PMOS管MP19、第二PMOS管MP20和第三PMOS管MP21，三个NMOS管分别为第一NMOS管MN19、第二NMOS管MN20和第三NMOS管MN21；其中：

第一PMOS管MP19的栅极、第二PMOS管MP20的栅极、第一NMOS管MN19的栅极以及第二NMOS管MN20的栅极相连接，且连接点为施密特触发器ST的信号输入端Qb；第三PMOS管MP21的栅极、第三NMOS管MN21的栅极、第二PMOS管MP20的漏极以及第二NMOS管MN20的漏极相连接，连接点为施密特触发器ST的信号输出端Q；

第一PMOS管MP19的漏极、第二PMOS管MP20的源极、第三PMOS管MP21的漏极相连接；第一NMOS管MN19的漏极、第二NMOS管MN20的源极、第三NMOS管MN21的漏极相连接；第一PMOS管MP19的源极、第三NMOS管MN21的源极、第一PMOS管MP19的衬底、第二PMOS管MP20的衬底、第三PMOS管MP21的衬底均连接电源VDD；第一NMOS管MN19的源极、第三PMOS管MP21的的源极、第一NMOS管MN19的衬底、第二NMOS管MN20的衬底、第三NMOS管MN21的衬底均接地。

由上述技术方案可知，本发明的优点在于：第一，本发明不仅使用了互相反馈的六对PN晶体管构建三个用于存储数据的同构的存储模块，还使用了施密特触发器对脉冲错误进行修正，不但实现了对任意双节点翻转的完全容忍，而且实现了对任意三节点翻转的完全容忍，同时具有SET脉冲过滤的功能；第二，本发明使用较少数目的晶体管构建该锁存器，有效降低了面积开销。

附图说明

图1为本发明的电路原理图；

图2为图1中第一存储模块DICE1的电路原理图；

图3为施密特触发器ST的电路原理图；

图4为本发明的简化电路图。

具体实施方式

如图1、4所示，一种容忍任意三节点翻转并过滤瞬态脉冲的锁存器，包括：

三个分别由6对PN晶体管构建的存储模块，即第一存储模块DICE1、第二存储模块DICE2和第三存储模块DICE3；

三个反相器，即第一反相器Inv1、第二反相器Inv2和第三反相器Inv3；

一个施密特触发器，即ST；

六个传输门，即第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5和第六传输门TG6；

所述第一存储模块DICE1设有信号输入输出共用端N1、信号输入端N2以及第一内部节点N1b、第二内部节点N2b；所述第二存储模块DICE2设有信号输入输出共用端N3、信号输入端N4以及第一内部节点N3b、第二内部节点N4b；所述第三存储模块DICE3设有信号输入输出共用端N5、信号输入端N6以及第一内部节点N5b、第二内部节点N6b。

所述第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5、第六传输门TG6的信号输入端均作为锁存器的数据输入端D；

所述第一传输门TG1的信号输出端与第一存储模块DICE1的信号输入输出共用端N1相连接；所述第二传输门TG2的信号输出端与第一存储模块DICE1的信号输入端N2相连接；所述第三传输门TG3的信号输出端与第二存储模块DICE2的信号输入输出共用端N3相连接；所述第四传输门TG4的信号输出端与第二存储模块DICE2的信号输入端N4相连接；所述第五传输门TG5的信号输出端与第三存储模块DICE3的信号输入输出共用端N5相连接；所述第六传输门TG6的信号输出端与第三存储模块DICE3的信号输入端N6相连接。

所述第一反相器Inv1的信号输入端与第一存储模块DICE1的信号输入输出共用端N1相连接；所述第二反相器Inv2的信号输入端与第二存储模块DICE2的信号输入输出共用端N3相连接；所述第三反相器Inv3的信号输入端与第三存储模块DICE3的信号输入输出共用端N5相连接；

所述第一反相器Inv1、第二反相器Inv2、第三反相器Inv3的信号输出端相交于一点Qb；施密特触发器ST的信号输入端与Qb相连接，施密特触发器ST的信号输出端作为锁存器的最终数据输出端Q。

如图2所示，所述第一存储模块DICE1包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5和第六NMOS管MN6；其中：

第一PMOS管MP1的漏极、第一NMOS管MN1的漏极、第二PMOS管MP2的栅极以及第四NMOS管MN4的栅极相连接，且连接点作为所述第一存储模块DICE1的第一信号输入输出共用端N1；

第五PMOS管MP5的漏极、第五NMOS管MN5的漏极、第三PMOS管MP3的栅极以及第一NMOS管MN1的栅极相连接，且连接点作为所述第一存储模块DICE1的第一内部节点N1b；

第三PMOS管MP3的漏极、第三NMOS管MN3的漏极、第四PMOS管MP4的栅极以及第二NMOS管MN2的栅极相连接，且连接点作为所述第一存储模块DICE1的第二信号输入输出共用端N2；

第六PMOS管MP6的漏极、第六NMOS管MN6的漏极、第一PMOS管MP1的栅极以及第三NMOS管MN3的栅极相连接，且连接点作为所述第一存储模块DICE1的第二内部节点N2b；

第二PMOS管MP2的漏极与第五PMOS管MP5的源极相连接；第四PMOS管MP4的漏极与第六PMOS管MP6的源极相连接；第二NMOS管MN2的漏极与第五NMOS管MN5的源极相连接；第四NMOS管MN4的漏极与第六NMOS管MN6的源极相连接；

第五PMOS管MP5与第六PMOS管MP6的栅极连接系统时钟CLK；第五NMOS管MN5与第六NMOS管MN6的栅极连接反向系统时钟CLKB；

第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6的源极和衬底均连接电源VDD；

第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6的源极和衬底均接地GND；

所述第二存储模块DICE2、所述第三存储模块DICE3与所述第一存储模块DICE1的电路结构相同。

如图3所示，所述施密特触发器ST由三个PMOS管和三个NMOS管组成，三个PMOS管分别为第一PMOS管MP19、第二PMOS管MP20和第三PMOS管MP21，三个NMOS管分别为第一NMOS管MN19、第二NMOS管MN20和第三NMOS管MN21；其中：

第一PMOS管MP19的栅极、第二PMOS管MP20的栅极、第一NMOS管MN19的栅极以及第二NMOS管MN20的栅极相连接，且连接点为施密特触发器ST的信号输入端Qb；第三PMOS管MP21的栅极、第三NMOS管MN21的栅极、第二PMOS管MP20的漏极以及第二NMOS管MN20的漏极相连接，连接点为施密特触发器ST的信号输出端Q；

第一PMOS管MP19的漏极、第二PMOS管MP20的源极、第三PMOS管MP21的漏极相连接；第一NMOS管MN19的漏极、第二NMOS管MN20的源极、第三NMOS管MN21的漏极相连接；第一PMOS管MP19的源极、第三NMOS管MN21的源极、第一PMOS管MP19的衬底、第二PMOS管MP20的衬底、第三PMOS管MP21的衬底均连接电源VDD；第一NMOS管MN19的源极、第三PMOS管MP21的的源极、第一NMOS管MN19的衬底、第二NMOS管MN20的衬底、第三NMOS管MN21的衬底均接地。

下面对本发明所提出的锁存器的正常工作原理进行说明。

当系统时钟(CLK)处于高电平而反向系统时钟(CLKB)处于低电平时，锁存器工作在透明模式下。此时，第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5、第六传输门TG6导通。因此N1到N6有相同的来自于D的值，并且Qb可以分别通过Inv1、Inv2、Inv3由N1、N3、N5的值决定。以D＝1为例，即D＝N1＝N2＝N3＝N4＝N5＝N6＝1。此时Qb＝0，而Q只通过施密特触发器ST由Qb决定，因此Q＝1。为了减少功耗，DICE使用时钟门控(CG)来避免反馈回路的形成，从而减少在透明模式下电流的竞争。因此，锁存器工作在透明模式下，N1b到N6b没有值，并且不能反馈至N1到N6。总之，锁存器能被正确地初始化，并且Q能够从D接收正确的值。

当系统时钟(CLK)处于低电平而反向系统时钟(CLKB)处于高电平时，锁存器工作在锁存模式下。在该模式中，TG中的晶体管是关闭的，DICE中的时钟控制晶体管是打开的。因此，N1到N6的值可以反馈至N1b到N6b，同时N1b到N6b的值也可以反馈至N1到N6，以此形成反馈环来正确地保持DICE中的值。DICE中存储的值可以通过Inv1、Inv2和Inv3反馈到Qb，并且Qb的值可以通过施密特触发器ST反馈到Q。因此，锁存器中的值可以输出到Q。总之，锁存器可以正确地存储值，并且可以通过Q输出存储的值。

现在介绍所提出的锁存器在透明模式下的SET脉冲过滤原理。如果SET脉冲从上游逻辑块传播到达D，则该脉冲将穿过传输门到达N1至N6。然后，该脉冲将被Inv1、Inv2和Inv3翻转，并且汇聚于Qb。因此，Qb的SET脉冲将被施密特触发器ST过滤。例如，我们在Qb处采用正SET脉冲(低-高-低)来说明脉冲滤波原理。因为Qb的值为低电平，即图3中的Qb的值为低电平，所以晶体管MP19和MP20导通。因此，输出的值为高电平，MN21导通。因此，由SET导致的Qb的值从低电平变为高电平时(脉冲上升阶段)，输出的值将不会改变，直到MN19的漏极从高电平变为低电平。而这需要一段的时间，特别是当MN19和MN21的宽长比较大时。在该时间段内，由于SET的影响，D可能从高变为低(脉冲下降阶段)。因此，输出的值不会改变。换句话说，这个正SET脉冲不能通过施密特触发器。同时，对于负SET脉冲，我们可以得到类似的情况。综上所述，锁存器可以过滤/屏蔽从D传播而来的SET脉冲。

下面对本发明的容错工作原理进行说明。

首先讨论单节点翻转的情形，由于DICE1、DICE2和DICE3对于SNU容忍是等效的，因此只需要考虑一个DICE发生SNU的情况。DICE是SNU可自恢复的。因此，显然地，N1到N6和N1b到N6b可以分别从SNU中自恢复。当Qb或Q受到SNU干扰时，由于DICE中存储的值是正确的，因此可以通过Inv1，Inv2和Inv3刷新Qb的值，从而保证最终Q仍然是正确的。所以，锁存器是SNU容忍的。

接下来讨论双节点翻转(DNU)的情形，在锁存模式下由于任意两个节点的数据状态都可能会发生翻转，因此存在四种代表性的情况：(1)第一存储模块DICE1或第二存储模块DICE2或第三存储模块DICE3中任意一个模块内部发生DNU；(2)第一存储模块DICE1、第二存储模块DICE2、第三存储模块DICE3中任意两个模块内部同时发生SNU；(3)第一存储模块DICE1或第二存储模块DICE2或第三存储模块DICE3中的一个节点连同Qb或Q一起被DNU所影响；(4)没有DICE被DNU所影响；

针对(1)的情形，由于第一存储模块DICE1，第二存储模块DICE2和第三存储模块DICE3对于DUN容忍是等效的。因此，只考虑DICE1作为示例。用λ表示DICE中两个相邻节点之间的距离，如图2所示，DICE1中的节点都是对称构造的，所以节点距离可取的值只有λ和2λ。因此，在DICE中代表性的双节点是<N1,N1b>和<N1,N2>，它们的节点距离分别是λ和2λ，并且其它所有双节点都与上述两种双节点等效。通过广泛的调查发现，DICE对于DNU在某些情况下能够自恢复。例如，图2中的双节点<N1,N1b>受DNU影响的情况下，当N1＝1时能够自恢复，但是当N1＝0时不能自恢复。

首先考虑锁存器中的<N1,N1b>节点对受DNU影响的情况。如果N1＝1，<N1,N1b>能够自恢复，那么DICE1依旧存储正确的值。因此，锁存器中所有节点的值都是正确的。亦即当N1＝1时，该锁存器能够容忍此类DNU。而当N1＝0时，<N1,N1b>不能从DNU中恢复。因此，DICE1会保持错误的值并通过Inv1传输给Qb，但是DICE2和DICE3保持的值都是正确的并分别通过Inv2和Inv3传输给Qb。显然，这将导致Qb出现不确定值。但是，由于电流的竞争，Qb的值最终会接近正确的值。因此，该值会通过施密特触发器ST被增强/翻转为正确的值，最终Q的输出是一个正确的值。亦即，如果N1＝0，锁存器仍然能够容忍DNU。因此，锁存器可以容忍<N1,N1b>双节点处的DNU。类似地，当锁存器的<N1,N2>双节点受到DNU的影响时，该锁存器仍然可以容忍此类DNU。综上所述，该锁存器能够容忍(1)情况下的DNU。

针对(2)的情形，由于第一存储模块DICE1，第二存储模块DICE2，第三存储模块DICE3中的任意两个都是等效的。因此取第一存储模块DICE1和第二存储模块DICE2作为实例。DICE是SNU自恢复的。因此，一个DICE只需要选择一个代表性节点。显然，具有代表性的双节点为<N1,N3>，其他的双节点都与之等效。在锁存器中的<N1,N3>被DNU所影响的情况下，由于DICE能够自恢复，N1和N3能够分别通过DICE1和DICE2自恢复。因此，锁存器中的所有节点的值仍然正确。综上所述，该锁存器能够容忍(2)情况下的DNU。

针对(3)的情形，由于第一存储模块DICE1，第二存储模块DICE2，第三存储模块DICE3对于DUN容忍是等效的，因此，只考虑DICE1作为实例。在这种情况下，DICE1只需要选择一个代表节点。显然，只有<N1,Qb>和<N1,Q>两个代表双节点，其他的双节点都与它们等效。在该情况下，由于DICE1是自恢复的，首先N1能够通过DICE1自恢复，所以Qb或者Q的错误能够通过施密特触发器ST被存储在DICE中的正确值消除。因此，锁存器中的所有节点的值仍然正确。综上所述，该锁存器能够容忍(3)情况下的DNU。

针对(4)的情形，显然此时的代表节点只有<Qb,Q>。在这种情况下，由于Qb的错误能够通过反相器被存储在DICE中的正确值消除，Q能够自恢复成它的原始正确值。亦即，锁存器中的所有节点的值仍然正确。综上所述，该锁存器能够容忍(4)情况下的DNU。

最后讨论内部三节点翻转(TNU)的情形。在锁存模式下由于任意三个内部节点的数据状态都可能会发生翻转，经分析可知共计包含6种代表性的情况：(1)任意一个存储模块DICE中的两个节点连同Qb或Q一起发生翻转(TNU)；(2)任意一个存储模块DICE的三个节点发生翻转(TNU)；(3)任意两个存储模块DICE，其中一个存储模块DICE内部的两个节点和另一个存储模块DICE内部的一个节点同时发生翻转(TNU)；(4)第一存储模块DICE1内部的一个节点、第二存储模块DICE2内部的一个节点和第三存储模块DICE3内部的一个节点同时发生翻转(TNU)；(5)任意一个存储模块DICE内部的一个节点和Qb以及Q同时发生翻转(TNU)；(6)任意两个存储模块DICE内部的一个节点以及Qb或Q同时发生翻转(TNU)。

针对(1)的情形，由于第一存储模块DICE1和第二存储模块DICE2和第三存储模块DICE3是对称的，因此取第一存储模块DICE1中的三节点为例进行说明。易知，从第一存储模块DICE1取代表性的三节点为<N1,N1b,Qb>，<N1,N2,Qb>，<N1,N1b,Q>，以及<N1,N2,Q>。

首先考虑锁存器的<N1,N1b,Qb>节点受到TNU影响的情况。如果N1＝1，<N1,N1b>可以自恢复。那么DICE1依旧存储正确的值。因此，Qb的错误将会由DICE单元通过反相器消除，同时锁存器中所有节点的值依旧保持正确。也就是说，当N1＝1时，该锁存器能够容忍此类TNU。而当N1＝0时，<N1,N1b>无法自恢复。因此，DICE1会保持所有错误的值并通过Inv1传输给Qb。但是，DICE2和DICE3保持的值都是正确的并分别通过Inv2和Inv3传输给Qb。显然，这将导致Qb出现不确定值。

显然地，当Qb也受到TNU的影响时，会有四个值传递到Qb。第一个是通过Inv1输出的错误值，第二个是通过TNU的粒子撞击产生的错误值，第三个和第四个是通过Inv2和Inv3输出的正确值。但是，来自TNU的粒子撞击的第二个错误值将不会持续很长一段时间。这也就意味着随着时间的推移，Qb的值仍然会由Inv1、Inv2、Inv3共同确定。并且最终由于电流的竞争，Qb仍然接近正确的值。因此，这个值将通过施密特触发器ST被增强/翻转为一个正确的值，从而在Q上输出一个正确的值。亦即，如果N1＝0，锁存器仍然可以容忍此类TNU。因此，锁存器可以容忍<N1,N1b,Qb>三节点处的TNU。类似地，当锁存器的<N1,N2,Qb>节点序列受到TNU的影响时，锁存器仍然可以容忍此类TNU。

其次考虑锁存器中<N1,N1b,Q>或者<N1,N2,Q>节点受到TNU影响的情况。如上述情况所述，由于电流的竞争，Qb的值或正确或接近正确的值，使得施密特触发器ST的输出在Q上表现为正确的值。因此，Qb将消除Q处的错误，从而使锁存器输出正确的值。换句话说，锁存器可以容忍此类TNU。综上所述，该锁存器能够容忍(1)情况下的TNU。

针对(2)的情形，以第一存储模块DICE1的情况为例进行说明。显然，代表性的三节点是<N1,N1b,N2>。下面对<N1,N1b,N2>节点发生TNU的情形进行分析：DICE1中存储的错误的值通过Inv1输入Qb。但是，DICE2和DICE3存储的正确的值也通过Inv2和Inv3传输给Qb。因此，Qb为不确定值。但是，由于电流的竞争，Qb的值最终接近正确的值。该值将通过施密特触发器ST被增强/翻转为一个正确的值，从而在Q上输出一个正确的值。即该锁存器能够容忍(2)情况下的TNU。

针对(3)的情形，以第一存储模块DICE1的双节点和第二存储模块DICE2中的单节点情况为例进行说明。显然，具有代表性的三节点分别为<N1,N1b,N3>和<N1,N2,N3>。当锁存器的三节点<N1,N1b,N3>或者<N1,N2,N3>受TNU影响时，由于N3可以通过DICE2恢复，因此TNU可以降级为DNU的情况。而根据上述情况的分析，锁存器能够容忍发生在<N1,N1b>以及<N1,N2>的DNU。亦即，锁存器可以容忍该TNU。因此，锁存器可以容忍(3)情况下的TNU。

针对(4)的情形，显然，代表性的三节点为<N1,N3,N5>。下面对<N1,N3,N5>节点发生TNU的情形进行分析：由于每个DICE都可以SNU自恢复，因此锁存器的所有节点最终仍将保持其正确的值。即该锁存器能够容忍(4)情况下的TNU。

针对(5)的情形，显然，代表性的三节点为<N1,Qb,Q>。下面对<N1,Qb,Q>节点发生TNU的情形进行分析：由于每个DICE都是可以SNU自恢复的，所以Qb中的错误能够通过Inv1、Inv2和Inv3消除。随后，Q处的错误能够通过施密特触发器ST消除。因此，锁存器的所有节点最终仍将保持其正确的值。即该锁存器能够容忍(5)情况下的TNU。

针对(6)的情形，两个DICE中的单个节点以及Qb或Q同时受到TNU的影响。显然地，代表性的三节点是<N1,N3,Qb>和<N1,N3,Q>。现在考虑锁存器的<N1，N3，Qb>或<N1,N3,Q>受TNU影响的情况。由于每个DICE都是SNU自恢复的，因此存储在DICE中的值最终将是正确的。然后，Qb或Q的错误能够通过施密特触发器ST消除。因此，锁存器的所有节点最终仍将保持其正确的值。即该锁存器能够容忍(6)情况下的TNU。

显然地，上述讨论验证了锁存器是SNU、DNU和TNU容忍的。

综上所述，本发明提供了一种可过滤单粒子瞬态脉冲且任意三节点翻转完全容忍的锁存器设计方案，由此提高了锁存器电路的可靠性。由于使用了较少数目的晶体，降低了电路面积开销。该发明能够有效适用于高可靠性和低开销性需求的集成电路与系统，可广泛应用于航天航空等对锁存器可靠性和开销要求较高的抗辐射加固设计领域。

Claims (5)

1.一种容忍任意三节点翻转并过滤瞬态脉冲的锁存器，其特征在于：包括：

三个分别由6对PN晶体管构建的存储模块，即第一存储模块DICE1、第二存储模块DICE2和第三存储模块DICE3；

三个反相器，即第一反相器Inv1、第二反相器Inv2和第三反相器Inv3；

一个施密特触发器，即ST；

六个传输门，即第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5和第六传输门TG6；

所述第一存储模块DICE1设有信号输入输出共用端N1、信号输入端N2以及第一内部节点N1b、第二内部节点N2b；所述第二存储模块DICE2设有信号输入输出共用端N3、信号输入端N4以及第一内部节点N3b、第二内部节点N4b；所述第三存储模块DICE3设有信号输入输出共用端N5、信号输入端N6以及第一内部节点N5b、第二内部节点N6b。

2.根据权利要求1所述的容忍任意三节点翻转并过滤瞬态脉冲的锁存器，其特征在于：所述第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5、第六传输门TG6的信号输入端均作为锁存器的数据输入端D；

所述第一传输门TG1的信号输出端与第一存储模块DICE1的信号输入输出共用端N1相连接；所述第二传输门TG2的信号输出端与第一存储模块DICE1的信号输入端N2相连接；所述第三传输门TG3的信号输出端与第二存储模块DICE2的信号输入输出共用端N3相连接；所述第四传输门TG4的信号输出端与第二存储模块DICE2的信号输入端N4相连接；所述第五传输门TG5的信号输出端与第三存储模块DICE3的信号输入输出共用端N5相连接；所述第六传输门TG6的信号输出端与第三存储模块DICE3的信号输入端N6相连接。

3.根据权利要求1所述的容忍任意三节点翻转并过滤瞬态脉冲的锁存器，其特征在于：所述第一反相器Inv1的信号输入端与第一存储模块DICE1的信号输入输出共用端N1相连接；所述第二反相器Inv2的信号输入端与第二存储模块DICE2的信号输入输出共用端N3相连接；所述第三反相器Inv3的信号输入端与第三存储模块DICE3的信号输入输出共用端N5相连接；

所述第一反相器Inv1、第二反相器Inv2、第三反相器Inv3的信号输出端相交于一点Qb；施密特触发器ST的信号输入端与Qb相连接，施密特触发器ST的信号输出端作为锁存器的最终数据输出端Q。

4.根据权利要求1所述的容忍任意三节点翻转并过滤瞬态脉冲的锁存器，其特征在于：所述第一存储模块DICE1包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5和第六NMOS管MN6；其中：

第一PMOS管MP1的漏极、第一NMOS管MN1的漏极、第二PMOS管MP2的栅极以及第四NMOS管MN4的栅极相连接，且连接点作为所述第一存储模块DICE1的第一信号输入输出共用端N1；

第五PMOS管MP5的漏极、第五NMOS管MN5的漏极、第三PMOS管MP3的栅极以及第一NMOS管MN1的栅极相连接，且连接点作为所述第一存储模块DICE1的第一内部节点N1b；

第三PMOS管MP3的漏极、第三NMOS管MN3的漏极、第四PMOS管MP4的栅极以及第二NMOS管MN2的栅极相连接，且连接点作为所述第一存储模块DICE1的第二信号输入输出共用端N2；

第六PMOS管MP6的漏极、第六NMOS管MN6的漏极、第一PMOS管MP1的栅极以及第三NMOS管MN3的栅极相连接，且连接点作为所述第一存储模块DICE1的第二内部节点N2b；

第二PMOS管MP2的漏极与第五PMOS管MP5的源极相连接；第四PMOS管MP4的漏极与第六PMOS管MP6的源极相连接；第二NMOS管MN2的漏极与第五NMOS管MN5的源极相连接；第四NMOS管MN4的漏极与第六NMOS管MN6的源极相连接；

第五PMOS管MP5与第六PMOS管MP6的栅极连接系统时钟CLK；第五NMOS管MN5与第六NMOS管MN6的栅极连接反向系统时钟CLKB；

第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6的源极和衬底均连接电源VDD；

第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6的源极和衬底均接地GND；

所述第二存储模块DICE2、所述第三存储模块DICE3与所述第一存储模块DICE1的电路结构相同。

5.根据权利要求1所述的容忍任意三节点翻转并过滤瞬态脉冲的锁存器，其特征在于：所述施密特触发器ST由三个PMOS管和三个NMOS管组成，三个PMOS管分别为第一PMOS管MP19、第二PMOS管MP20和第三PMOS管MP21，三个NMOS管分别为第一NMOS管MN19、第二NMOS管MN20和第三NMOS管MN21；其中：

第一PMOS管MP19的栅极、第二PMOS管MP20的栅极、第一NMOS管MN19的栅极以及第二NMOS管MN20的栅极相连接，且连接点为施密特触发器ST的信号输入端Qb；第三PMOS管MP21的栅极、第三NMOS管MN21的栅极、第二PMOS管MP20的漏极以及第二NMOS管MN20的漏极相连接，连接点为施密特触发器ST的信号输出端Q；

第一PMOS管MP19的漏极、第二PMOS管MP20的源极、第三PMOS管MP21的漏极相连接；第一NMOS管MN19的漏极、第二NMOS管MN20的源极、第三NMOS管MN21的漏极相连接；第一PMOS管MP19的源极、第三NMOS管MN21的源极、第一PMOS管MP19的衬底、第二PMOS管MP20的衬底、第三PMOS管MP21的衬底均连接电源VDD；第一NMOS管MN19的源极、第三PMOS管MP21的的源极、第一NMOS管MN19的衬底、第二NMOS管MN20的衬底、第三NMOS管MN21的衬底均接地。